TSMC a de nouveau réaffirmé que la course à l’Intelligence Artificielle ne se limite pas à la conception de GPUs, ASICs ou accélérateurs. La compétition se joue également dans les usines, avec des emballages avancés, ainsi que dans la capacité à intégrer toujours plus de mémoire HBM aux grands blocs de calcul. Lors de son Taiwan Technology Symposium 2026, la société a intensifié ses prévisions : la demande de wafers pour accélérateurs IA augmenterait de 11 fois entre 2022 et 2026, tandis que le marché mondial des semi-conducteurs pourrait dépasser 1,5 billion de dollars d’ici 2030.

Ce chiffre est significatif car TSMC n’aborde plus l’IA comme un cycle ponctuel d’investissement, mais comme le principal moteur de croissance de l’industrie dans les années à venir. La société, qui fabrique des puces pour la majorité des grands acteurs du secteur, adapte sa feuille de route à un marché où les modèles sont de plus en plus volumineux, la consommation de mémoire explose, et le packaging avancé devient aussi critique que la finesse du procédé de fabrication.

Des 2 nm au packaging : l’IA exige plus que des transistors

Pendant longtemps, la conversation autour des semi-conducteurs tournait presque exclusivement autour de l’évolution des nodes : 7 nm, 5 nm, 3 nm, 2 nm. Si cette course reste importante, elle ne suffit plus. Dans les accélérateurs IA, la performance dépend d’un ensemble plus large : des transistors plus denses, une mémoire à haut débit, des interconnexions rapides, une meilleure efficacité énergétique, et la capacité d’intégrer plusieurs chips dans un même système.

TSMC prévoit que la capacité de ses processus avancés, y compris 2 nm et A16, croîtra à un taux annuel composé de 70 % entre 2026 et 2028. La société anticipe également une croissance de plus de 80 % par an de sa capacité CoWoS, la technologie d’emballage avancée utilisée dans de nombreux accélérateurs IA, entre 2022 et 2027.

Le message principal est clair : l’IA oblige TSMC à progresser simultanément sur plusieurs axes. D’un côté, augmenter la capacité sur des nodes avancés. De l’autre, élargir CoWoS, SoIC, la photonics en silicium, ainsi que les technologies d’intégration à l’échelle des wafers. Les grands clients ne demandent pas seulement plus de chips, mais des systèmes complets capables de traiter des flux de données à des vitesses croissantes.

CoWoS, SoIC et COUPE : le goulot d’étranglement est dans le transfert de données

Le principal enjeu technique demeure CoWoS, une technologie qui permet d’intégrer de grands dies de calcul et de mémoire HBM sur un interposeur pour réduire les distances électriques et augmenter la bande passante. TSMC produit déjà des versions de 5,5 placements, atteignant un rendement de 98 %. La prochaine étape sera beaucoup plus ambitieuse : une version de 14 placements en 2028, capable d’intégrer environ 10 grands dies de calcul et 20 stacks HBM, suivie en 2029 par une version de plus de 14 placements avec jusqu’à 24 stacks HBM.

Ce changement est crucial car la mémoire HBM est devenue un composant essentiel dans le hardware IA. Les accélérateurs ont besoin d’exécuter davantage d’opérations, mais aussi d’alimenter en permanence leurs cœurs en données. Si la mémoire ne suit pas, le potentiel du processeur reste sous-utilisé. C’est pourquoi des acteurs comme NVIDIA, AMD, Broadcom, Google, Microsoft ou Amazon dépendent de plus en plus de la disponibilité de HBM et de la capacité d’emballage de TSMC.

Par ailleurs, TSMC continue de faire progresser SoIC, sa technologie d’intégration 3D. Selon le symposium, SoIC offre une densité d’interconnexion 56 fois supérieure et une efficacité énergétique cinq fois meilleure que CoWoS de 2015. La feuille de route inclut un pitch de bonding de 6 microns, évoluant vers 4,5 microns avec la génération A14, ce qui permettra d’empiler des composants avec des connexions plus denses et une consommation réduite.

Une autre innovation majeure est COUPE, la technologie photonics de TSMC. La société affirme que son premier modulateur Micro Ring capable de 200 Gbps basé sur COUPE est en production cette année. L’objectif est de réduire la latence et la consommation comparé aux interconnexions cuivre traditionnelles, une nécessité croissante dans les systèmes IA où la circulation des données entre puces, mémoire et serveurs consomme une part de plus en plus importante d’énergie.

Arizona et la dimension géopolitique de l’expansion

Le plan d’expansion de TSMC ne se limite pas à Taïwan. La filiale en Arizona prend de l’ampleur : la première usine est déjà en production, la deuxième est en phase d’installation des équipements pour la deuxième moitié de 2026, la troisième est en construction et la société prévoit de débuter en 2023 la construction d’une quatrième usine, ainsi que de sa première installation de packaging avancé dans cette région.

TSMC anticipe une croissance de 1,8 fois de sa capacité en Arizona en 2026, avec des rendements comparables à ceux de Taïwan. Ce chiffre possède une lecture à la fois industrielle et géopolitique : les États-Unis cherchent à réduire leur dépendance à l’Asie pour les semi-conducteurs avancés, tandis que leurs grands clients américains veulent une chaîne d’approvisionnement plus locale pour des chips IA, défense, cloud ou calcul haute performance.

Cependant, le centre névralgique de TSMC demeure Taïwan. La région Asie-Pacifique concentre encore une grande partie de la capacité avancée et du développement des écosystèmes de fournisseurs. Selon les données du symposium, les clients de la région ont utilisé plus de 2,1 millions d’obleas équivalentes de 12 pouces l’année dernière, une image que TSMC compare à une pile de plus de trois tours Taipei 101.

L’IA pousse TSMC vers des systèmes intégrés complets

La partie la plus ambitieuse de la feuille de route concerne le System on Wafer (SoW). TSMC a déjà lancé la production de SoW logique en 2024 et vise le SoW-X avec mémoire HBM intégrée pour 2029. Cette technologie pourrait intégrer jusqu’à 64 stacks HBM et 16 modules CoWoS de taille supérieure à 40 placements, dépassant la simple idée de « puce » pour devenir un véritable système construit sur une seule wafer.

Ce type d’intégration est pertinent pour l’Intelligence Artificielle car les modèles futurs nécessiteront plus de mémoire, moins de latence et une meilleure efficacité énergétique. La tendance va vers des empaquetages plus gros, plus proches des limites physiques de fabrication, avec des interconnexions de plus en plus sophistiquées. L’industrie ne se limite plus à réduire la taille des transistors : elle assemble, empile, et remplace les liens en cuivre par des interconnexions optiques pour répondre aux exigences croissantes en consommation et en performance.

Le potentiel pour TSMC est immense, mais les risques sont aussi présents. CoWoS reste un goulot d’étranglement crucial pour ses clients IA. Si la demande continue de croître comme prévu, tout retard dans la capacité d’emballage pourrait limiter la disponibilité d’accélérateurs, serveurs et grands clusters. La dépendance à un nombre restreint de fournisseurs de HBM, d’outils lithographiques ou de matériaux avancés augmente la vulnérabilité de toute la chaîne face à des tensions géopolitiques ou des perturbations logistiques.

Le symposium conclut que TSMC ne veut pas seulement être le fondeur produisant les transistors les plus avancés. Son objectif est de devenir la plateforme physique sur laquelle s’appuiera l’infrastructure de l’IA pour la prochaine décennie. Cela inclut les nœuds de 2 nm et A16, mais aussi CoWoS, SoIC, la photonique, le packaging avancé et la fabrication à l’échelle de la wafer.

Si les prévisions s’avèrent exactes, le futur chip IA de 2029 sera bien différent de l’accélérateur actuel. Plus volumineux, avec beaucoup plus de mémoire, davantage dépendant du packaging que d’un seul circuit, il obligera à repenser le centre de données comme une extension intégrée de son packaging. La course ne consiste plus seulement à faire des transistors plus petits, mais à connecter plus d’intelligence en moins d’espace et avec moins d’énergie.

Questions fréquentes

Que prévoit TSMC concernant la demande en IA ?

TSMC anticipe une croissance de 11 fois de la demande de wafers pour accélérateurs IA entre 2022 et 2026, porté par l’essor des centres de données et la montée en puissance des modèles géants.

Qu’est-ce que CoWoS ?

CoWoS est une technologie d’emballage avancée de TSMC permettant d’intégrer des dies de calcul et de mémoire HBM dans un même module via un interposeur, augmentant la bande passante et réduisant les distances d’interconnexion.

Pourquoi les 24 stacks HBM prévus pour 2029 sont-ils importants ?

Ils permettront d’alimenter des accélérateurs IA avec beaucoup plus de mémoire et une bande passante accrue dans un même package, ce qui est crucial pour les grands modèles et les charges de calcul intensives.

Quel rôle joue l’Arizona dans la stratégie de TSMC ?

L’Arizona fait partie de l’expansion internationale : la première usine est opérationnelle, la seconde est en cours d’installation pour 2026, et la société prévoit de continuer à développer ses usines et ses capacités d’emballage avancé dans la région.

vía : trendforce