Les industries de la microélectronique cherchent depuis des années une nouvelle voie pour augmenter la densité des circuits intégrés à mesure que la réduction des transistors devient de plus en plus difficile. La solution la plus connue jusqu’à présent a été le packaging avancé : chiplets, mémoire empilée, interposers, V-Cache 3D ou HBM. Cependant, une équipe de l’Université de l’Illinois à Urbana-Champaign a démontré une approche radicalement différente, beaucoup plus approfondie : fabriquer plusieurs couches de transistors en silicium directement superposées dans le même circuit.

Cette avancée, dirigée par le professeur Qing Cao, repose sur une intégration monolithique 3D utilisant du silicium monocristallin. En termes simples : au lieu de fabriquer plusieurs puces séparément puis de les assembler dans un encapsulage, les chercheurs ont construit de nouvelles couches actives de circuits électroniques sur une couche déjà achevée. Le premier prototype comporte trois niveaux empilés, chacun contenant 625 transistors, avec des taux de production allant de 98 % à 100 %, même dans un environnement de laboratoire en salle blanche, selon les informations communiquées par le département d’ingénierie de Grainger à l’Université de l’Illinois.

Publiquée dans la revue Nature, cette recherche répond à l’une des grandes ambitions de la microélectronique moderne : continuer à augmenter la capacité de calcul, la vitesse de communication interne et l’efficacité énergétique, sans se limiter à réduire la taille des transistors.

Empiler des puces n’est pas la même chose qu’empiler des transistors

Les circuits 3D existent déjà dans certaines applications commerciales. La mémoire HBM empile la mémoire à côté des accélérateurs d’IA. AMD utilise V-Cache 3D pour ajouter une couche de cache sur un die de traitement. Intel recourt à des architectures modulaires basées sur des tuiles et au packaging avancé pour combiner des blocs fabriqués séparément. Ces techniques ont permis de franchir des étapes importantes, mais elles travaillent toujours avec des composants complets fabriqués sur différentes wafers, puis assemblés.

L’intégration monolithique 3D propose une étape supplémentaire. Chaque couche de dispositifs est construite directement sur la précédente durant le processus de fabrication, ce qui permet des connexions verticales beaucoup plus denses, des séparations plus petites entre couches, et une précision nanométrique pour l’alignement. Selon l’Université de l’Illinois, cette méthode pourrait offrir entre 10 et 100 fois plus de densité de connexions verticales que le simple empilement basé sur des vias (TSV), ces vias métalliques verticales utilisées pour connecter des puces entières ou des wafers.

Ce n’est pas seulement une avancée académique : dans un processeur moderne, une part importante de la consommation énergétique et de la latence provient du déplacement de données entre blocs. Si ces blocs sont rapprochés et connectés avec une densité accrue, cela peut réduire l’énergie nécessaire à la communication interne et augmenter le débit de bande passante. Ce procédé est particulièrement précieux pour l’intelligence artificielle, le calcul haute performance, la mémoire cache, le traitement de signaux ou les circuits spécialisés.

Qing Cao illustre cela par une analogie simple : aujourd’hui, une cellule SRAM nécessite six transistors sur un même plan pour stocker un bit. Avec une intégration verticale, ces transistors peuvent être répartis sur plusieurs couches. C’est comme remplacer une vaste zone urbaine par des bâtiments en hauteur : la fonction reste la même, mais l’occupation est optimisée et la communication interne plus rapide.

La barrière thermique qui bloquait le silicium 3D

Le principal obstacle à la fabrication de transistors superposés était la température de traitement : les procédés classiques pour obtenir du silicium cristallin de haute qualité nécessitent des températures atteignant 1 000 °C. Une telle chaleur endommagerait ou dégraderait les couches inférieures déjà métallisées, car les interconnexions et matériaux employés dans les circuits finis ne supportent pas ces conditions extrêmes.

L’industrie situe généralement la limite thermique autour de 400 °C après avoir complété la première couche de circuits. Au-delà, il devenait très difficile d’utiliser le silicium monocristallin standard pour fabriquer des couches supplémentaires. De nombreux essais précédents ont donc utilisé des matériaux alternatifs comme le silicium polycristallin, des oxydes métalliques, des nanotubes de carbone ou des semi-conducteurs bidimensionnels, mais ceux-ci présentent souvent des limitations en termes de performance, de uniformité ou de fiabilité.

L’équipe de l’Illinois a surmonté cette limite en utilisant des nanomembranes ultraminces de silicium monocristallin, d’une épaisseur de 10 nanomètres ou moins. Ces feuilles, extraites d’une wafer donneuse, sont transférées sur un substrat récepteur qui contient déjà la première couche de circuits. La transfert s’effectue par laminage à rouleaux et l’union nécessite une température de 200 °C ou moins, bien en dessous des exigences thermiques traditionnelles.

L’utilisation de transistors de type junctionless est également cruciale. Au lieu de recourir à un dopage à haute température après fabrication, le matériau est dopé de manière uniforme avant le processus d’empilement. Etant donné que ces nanomembranes sont très fines, le porte-transistor peut contrôler le canal de façon efficace, tout en réduisant la résistance de contact parasitaire.

Trois couches, SRAM fonctionnel et performance comparable

Les résultats expérimentaux ne se limitent pas à une simple démonstration visuelle. Les chercheurs ont construit trois couches empilées, chacune avec 625 transistors, et ont obtenu une bonne uniformité ainsi qu’une haute performance. La densité de courant de sortie était comparable à celle des transistors en silicium traditionnels fabriqués sur des wafers standards avec des procédés à haute température, tout en étant au moins trois à quatre fois supérieure à celles de dispositifs monolithiques utilisant des matériaux alternatifs.

De plus, l’équipe a connecté ces couches par des lignes métalliques verticales et a démontré des circuits logiques 3D ainsi que des cellules SRAM fonctionnelles. Cela prouve que la technologie est prête à évoluer vers des applications concrètes, car il ne s’agit pas uniquement de superposer du matériau semi-conducteur, mais aussi de permettre une communication efficace entre couches pour former des circuits complexes.

Malgré ces progrès prometteurs, il faut rester prudent quant à la commercialisation immédiate. Cette technologie reste encore en phase de recherche : il faut résoudre des problèmes de scalabilité, assurer la compatibilité avec la fabrication industrielle, maîtriser la gestion des défauts, intégrer la métallisation, optimiser le design thermique, développer des outils EDA, tester la fiabilité, et maîtriser les coûts. L’Université de l’Illinois indique que l’équipe travaille actuellement à transférer cette méthode vers une fabrication en industrie.

Ce qui est encourageant, c’est que le procédé semble conçu dès l’origine pour être compatible avec le silicium standard, plutôt qu’avec des matériaux exotiques. Cela pourrait faciliter son adoption à grande échelle, à condition qu’il soit applicable à des wafers plus grands, avec davantage de couches et des architectures plus complexes.

Une voie pour continuer à évoluer sans tout réduire

La loi de Moore, qui stipule que le nombre de transistors sur un circuit double tous les deux ans, s’est ralentie en raison de contraintes physiques et économiques. La miniaturisation des transistors approche de limites où les dimensions atteignent l’échelle atomique, et où effets quantiques, variabilité, coût et complexité freinent l’innovation.

Construire en hauteur offre une alternative. Cela ne remplace pas la nécessité d’améliorer chaque transistor, mais ajoute une dimension supplémentaire. Plutôt que tout concentrer sur une surface plane, on peut répartir les fonctions sur plusieurs couches, réduire la longueur des interconnexions et augmenter la densité sans dépendre uniquement de la minuscule taille latérale de chaque composant.

Pour l’intelligence artificielle, cette approche est particulièrement prometteuse. Les accélérateurs modernes sont limités par le mouvement de données entre la mémoire, les caches, les unités de calcul et les réseaux internes. En intégrant ces circuits verticalement avec des connexions très denses, il devient possible de concevoir des architectures plus compactes, ou la mémoire et la logique sont placées au plus près les unes des autres.

De même, cela pourrait transformer la conception des SRAM, qui occupent une énorme partie de l’espace dans les CPU et GPU, notamment en mémoire cache. Si une cellule SRAM peut être répartie en plusieurs couches, cela peut réduire considérablement la surface utilisée.

La recherche de l’Illinois n’envisage pas de mettre fin à la montée en gamme par empilement de puces, mais plutôt d’ouvrir une nouvelle voie qui pourrait coexister avec le packaging en chiplets, la mémoire HBM, et d’autres architectures innovantes. Le futur combinera probablement plusieurs techniques : scalabilité en 2D, empilement monolithique, packaging 3D, et systèmes hétérogènes.

Ce qui est essentiel, c’est que l’empilement ne se limite plus à l’emballage. Il commence à intégrer le circuit lui-même. Et si cette technologie parvient à la production industrielle, le prochain saut en densité ne viendra pas uniquement de transistors plus petits, mais aussi de transistors en hauteur.

Questions fréquentes

Que montrent les chercheurs de l’Illinois ?
Ils ont démontré une méthode pour empiler directement trois couches de transistors en silicium monocristallin dans le même circuit, en utilisant des nanomembranes ultrafines et un procédé à basse température.

En quoi cette technique diffère-t-elle des chiplets ou du HBM ?
Les chiplets et HBM impliquent l’empilement ou l’intégration de pièces fabriquées séparément. La méthode monolithique 3D construit de nouvelles couches de transistors directement sur des couches déjà terminées.

Pourquoi la basse température est-elle essentielle ?
Parce que les couches inférieures ont déjà des circuits et métallisations. Les processus à environ 1 000 °C endommageraient ces couches, alors que cette méthode fonctionne à 200 °C ou moins.

Cette technologie sera-t-elle commerciale bientôt ?
Pas encore. Il s’agit d’une avancée en phase de recherche avec de bons résultats initiaux, mais elle doit être adaptée à la fabrication en industrie, avec une scalabilité à des designs plus complexes.

Source : matse.illinois.edu et elchapuzasinformatico