La mémoire DRAM atteint une frontière technique délicate. Depuis des décennies, les fabricants ont réussi à augmenter la densité et à réduire le coût par bit en miniaturisant les cellules, en affinant la lithographie et en améliorant les matériaux. Cependant, avec la génération 1d, associée à la septième vague de DRAM en technologie 10 nm et à l’avancée vers des géométries de plus en plus proches des limites physiques, cette stratégie montre ses limites.
Samsung Electronics et SK Hynix, deux géants sud-coréens de la mémoire, tracent désormais des chemins distincts pour dépasser cette impasse. Samsung explore une DRAM empilée verticalement en 16 couches, tandis que SK Hynix travaille sur une architecture 4F² Vertical Gate qui s’appuie sur une architecture proche du plan traditionnel avant de passer à une mémoire 3D intégralement volumétrique. Ces avancées seront présentées cette année au symposium VLSI, l’un des forums techniques les plus importants pour les processus, dispositifs et mémoire avancée.
Samsung fait le pari de la verticalité avec une DRAM à 16 couches
La proposition de Samsung repose sur une idée simple à l’explication, mais complexe à réaliser : lorsque l’espace horizontal devient insuffisant, il faut s’étendre en hauteur. Leur technologie VS-DRAM, pour Vertically Stacked DRAM, consiste à empiler des cellules de mémoire sur 16 niveaux pour augmenter la densité, sans simplement continuer à réduire la largeur des lignes.
Selon le résumé technique du symposium VLSI 2026, Samsung présentera une DRAM verticale à 16 couches équipée de transistors Gate-All-Around (GAA) et de condensateurs de stockage horizontaux. L’utilisation de GAA est particulièrement remarquable car cette structure, où la porte entoure le canal du transistor, a été principalement associée jusqu’ici aux processus logiques les plus avancés sous les 3 nm. Dans la logique, GAA permet un meilleur contrôle de la série de courant et une réduction des fuites, mais pour la DRAM, le défi est plus complexe, car chaque cellule combine un transistor et un condensateur.
C’est justement là le cœur du problème. Une cellule DRAM classique stocke de l’information sous forme de charge électrique dans un condensateur, accessible via un transistor. À mesure que la cellule diminue, il devient plus difficile de maintenir une charge suffisante, de contrôler les fuites et d’éviter les interférences entre éléments voisins. Le condensateur doit continuer à assurer une stockage fiable, mais l’espace disponible se réduit à chaque nouvelle génération.
Samsung tente de résoudre cette problématique en inclinant le condensateur, qui traditionnellement tend à croître en hauteur — rendant sa fabrication plus complexe — et en le plaçant à l’horizontale dans une architecture empilée. Elle introduit aussi une approche Peri-on-Cell, où la logique périphérique est fabriquée séparément sur une autre plaquette (wafer) avant d’être assemblée avec la matrice de mémoire. Ce concept rappelle les avancées observées dans la mémoire NAND, où délocaliser la logique sous ou à côté de la matrice permet d’optimiser l’espace.
Ce regard vers une DRAM plus proche de la logique que de l’approche purement volumétrique, tout en maintenant un défi manufacturier majeur : produire à grande échelle une telle complexité tout en assurant performance, fiabilité et coûts raisonnables. Empiler des cellules ne présente peu d’intérêt si le procédé réduit la rendement ou génère une variabilité électrique difficile à maîtriser.
SK Hynix pousse la conception 4F² avec un Gate Vertical
SK Hynix privilégie une approche différente, avec une structure 4F² Vertical Gate DRAM, où « F » désigne la dimension minimale du processus. En simplifiant, passer d’une architecture standard de 6F² à 4F² réduit la surface de chaque cellule et accroît la densité potentielle du chip. Certaines estimations du secteur indiquent que cette réduction représente environ 30 % de surface en plus pour une architecture plus compacte, en fonction du procédé et du design précis.
Le symposium VLSI accueillera les caractéristique électriques de cette DRAM 4F², intégrée avec des dispositifs comme le Bit-Line Shielding et la Back Gate. La protection contre le bruit de couplage entre lignes de bit, via le Bit-Line Shielding, est cruciale lorsque les cellules sont rapprochées. La Back Gate partagée renforce le contrôle du seuil du transistor, stabilisant ainsi les opérations de lecture et d’écriture.
SK Hynix étudie aussi le processus d’amincissement du substrat (die) pour assurer une stabilité électrique optimale, notamment lors de l’intégration de la mémoire et de la logique via des techniques de bonding. La maîtrise de l’épaisseur, de l’alignement, des tensions mécaniques et de la dissipation thermique devient critique dans ces nouveaux procédés. La feuille de route de 2025 montre que le concept 4F² VG doit ouvrir la voie à des mémoires plus intégrées, moins gourmandes en énergie et plus rapides. La différence avec Samsung réside dans une transition plus graduée : réduire la taille des cellules et renforcer le contrôle électrique avant d’adopter des architectures 3D plus avancées.
L’impact essentiel pour l’IA et la mémoire HBM
La compétition dans le domaine de la DRAM dépasse la sphère académique. La demande de mémoire explose dans les serveurs d’Intelligence Artificielle, les accélérateurs, les modules HBM, les CPU haute performance et les appareils mobiles. La HBM, qui empile plusieurs puces DRAM avec un large bande passante, est devenue un composant clé pour l’IA. Pourtant, son progrès dépend aussi de l’évolution des cellules de mémoire fondamentales.
Si la DRAM classique ne peut pas continuer à évoluer efficacement en densité, le coût d’augmentation de capacité devient difficile à maîtriser. Cela impacte les modules DDR, LPDDR, GDDR et HBM, avec des priorités variables pour chaque famille. En environnement de serveurs IA, où la mémoire, la bande passante, l’énergie et l’encombrement sont sous tension, toute avancée concrète dans la densité ou l’efficacité énergétique peut avoir d’importantes répercussions industrielles.
La génération 1c a été vue comme une étape d’achèvement de la conception conventionnelle. Avec la 1d et des technologies ultérieures, il ne suffit plus de réduire la taille des lignes. Les fabricants doivent repenser la géométrie cellulaire, faire évoluer la logique, introduire le bonding, optimiser les matériaux et contrôler davantage les fuites et l’interférence. Samsung et SK Hynix proposent aujourd’hui en forum des innovations qui, il y a peu, relevaient plutôt de la recherche académique que d’une feuille de route proche de la production.
Le succès ne dépend pas uniquement de celle qui présente le premier une architecture innovante, mais de celle qui pourra la produire à grande échelle tout en maintenant performance, coûts et compatibilité cliente. En mémoire, une idée remarquable peut mettre des années à devenir une solution rentable. La majorité des technologies prometteuses n’a pas réussi à dépasser la barrière économique de la production de masse.
Ce qui change aujourd’hui, c’est que le marché est soumis à une pression accrue. L’IA absorbe énormément de capacité HBM, les centres de données exigent plus de mémoire par serveur, et les fabricants recherchent chaque avantage pour améliorer leur marge et leur approvisionnement. Si Samsung prouve que la DRAM verticale à 16 couches peut se faire en volume, cela ouvrirait une voie plus radicale. Si SK Hynix parvient à déployer la conception 4F² VG en production fiable, cela offrirait une transition plus maîtrisée et compétitive en termes de coût.
Le futur de la DRAM ne sera pas décidé uniquement par les nanomètres. La stratégie portera aussi sur l’architecture, l’intégration verticale, le bonding de plaquettes, la maîtrise des fuites et la capacité à produire des millions de puces avec peu de variations. Pendant longtemps, la mémoire a progressé de façon presque invisible pour le grand public, mais elle revient aujourd’hui au centre de la haute performance informatique.
Questions fréquentes
Qu’est-ce que la DRAM 1d ?
La DRAM 1d correspond à une génération avancée dans la classe 10 nm, marquant le début des évolutions nécessitant des transformations structurelles plus lourdes face au miniaturisation classique.
Que propose Samsung avec la VS-DRAM ?
Samsung développe une DRAM verticalement empilée en 16 couches, utilisant des transistors Gate-All-Around et des condensateurs horizontaux, pour augmenter la densité sans se limiter uniquement à la réduction en planarité.
Qu’est-ce que la DRAM 4F² Vertical Gate de SK Hynix ?
Il s’agit d’une architecture qui diminue la surface cellulaire grâce à une structure à porte verticale, combinant Bit-Line Shielding et Back Gate pour améliorer la stabilité électrique.
Pourquoi ces avancées sont-elles cruciales pour l’Intelligence Artificielle ?
Parce que les systèmes IA nécessitent plus de mémoire, un plus grand débit, et une meilleure efficacité énergétique. Si la capacité de la DRAM plafonne, cela complique voire renchérit le déploiement de technologies comme la HBM ou les serveurs haute performance.
