À 90 % de fiabilité technologique, l’EMIB-T d’Intel se rapproche du seuil exigé pour produire en volume. Mais les huit points qui manquent valent peut-être plus que les 90 déjà gagnés. C’est ce qu’estime l’analyste Ming-Chi Kuo, qui place le minimum à 98 % en s’appuyant sur les standards FCBGA. L’enjeu : devenir le partenaire d’emballage avancé des prochains TPU de Google, dont la production est attendue pour la seconde moitié de 2027.
L’entrée d’Intel dans la chaîne d’approvisionnement de Google relance un débat industriel longtemps relégué au second plan. Concevoir une puce de pointe ne suffit plus. Avec l’IA, la performance dépend autant du procédé de fabrication que de la façon dont les dies, la mémoire HBM, les substrats et les liens internes sont assemblés dans un même paquet. L’emballage avancé n’est plus un détail d’ingénierie, c’est un goulot.
Google veut serrer les coûts face à NVIDIA
Le calcul est simple. Les TPU sont devenus la pièce maîtresse de l’infrastructure IA de Google, à la fois pour entraîner ses modèles et pour vendre du calcul cloud face à NVIDIA. Chaque dollar gagné par puce, par rack ou par token servi se traduit en marge sur un marché où la demande de calcul ne plafonne pas et où la disponibilité de GPU reste un point sensible.
Plusieurs signaux convergents pointent depuis des mois vers un remaniement de la chaîne TPU. Reuters a rapporté en 2025 que Google préparait une nouvelle génération avec MediaTek, dont la production était alors visée pour 2026, en s’appuyant sur la relation de MediaTek avec TSMC pour économiser face à Broadcom. Plus récemment, des discussions avec Marvell ont surgi pour des puces dédiées à l’inférence.
Le commentaire de Kuo ajoute une couche : Google envisagerait de réaliser lui-même le tape-out du die principal de calcul, baptisé Humufish, plutôt que de le confier à MediaTek. Le tape-out, c’est l’étape où la conception finale part en fabrication. Si Google veut couper même cette marge d’intermédiaire, le message est clair, l’objectif est d’optimiser les coûts à fond.
Cette logique colle à la stratégie globale des hyperscalers. Tandis qu’ils développent leurs propres puces pour réduire leur dépendance à NVIDIA, les économies se mesurent aussi en millions d’unités, en capacité de centres de données, en consommation électrique, en disponibilité de mémoire et en coûts opérationnels sur dix ans. À cette échelle, un point de pourcentage gagné peut changer la rentabilité d’une génération matérielle complète. Une dynamique qu’on retrouve aussi sur le projet du centre d’IA de Google à Vizag, doté d’un budget de 15 milliards de dollars où le contrôle des coûts d’infrastructure pèse autant que la puissance brute.
EMIB-T : pourquoi 90 % de fiabilité ne suffit pas
EMIB, pour Embedded Multi-die Interconnect Bridge, est la technologie d’Intel qui relie plusieurs chiplets dans un même package via de petits ponts en silicium intégrés au substrat. Contrairement à un interposer en silicium complet, comme on en trouve dans le 2.5D classique, EMIB vise une densité de connexion élevée à coût plus mesuré et avec plus de souplesse en conception.
EMIB-T y ajoute des TSV (Through Silicon Vias), des vias verticales qui traversent le silicium pour améliorer la conduction et répondre à des contraintes de design plus exigeantes. La promesse séduit pour des accélérateurs IA de grande taille, où il faut intégrer plusieurs dies, mémoire, alimentation et liens haut débit sans alourdir le coût ni complexifier le procédé.
Le problème se loge dans le rendement de fabrication. Un taux de 90 % en validation technologique reste encourageant, surtout pour une techno aussi complexe. Mais Kuo pointe deux nuances. La première, c’est l’écart entre rendement de validation et rendement en production. La seconde, plus rude, c’est que passer de 90 à 98 % peut s’avérer plus coûteux que de partir de zéro pour atteindre 90 %. En emballage avancé, chaque point de pourcentage compte, parce que les packages sont chers, complexes, et regroupent des composants à très forte valeur unitaire.
La comparaison avec FCBGA donne le seuil. Si EMIB-T veut remplacer ou compléter des solutions éprouvées pour la fabrication en volume, il ne peut pas se contenter d’un taux de validation digne d’un prototype. Il doit s’approcher de la fiabilité, de la reproductibilité et du coût attendus par un client comme Google. Pour un TPU destiné à un déploiement massif, une fiabilité insuffisante ne fait pas qu’augmenter le coût unitaire ; elle complique la planification de capacité, la gestion des livraisons et la montée en charge.
TSMC, MediaTek et Intel : une chaîne plus segmentée
Faire entrer Intel dans la danse ne signifie pas évincer TSMC. Le scénario décrit par Kuo dessine plutôt une chaîne fragmentée et stratégique. TSMC garderait la part décisive en procédé avancé, Intel chercherait à imposer EMIB-T sur le packaging, et MediaTek pourrait conserver un rôle de partenaire de conception ou d’intermédiaire sur certaines phases. Une dynamique qu’on observe aussi sur les processeurs M d’Apple, où la firme explore Intel et Samsung face aux contraintes de TSMC.
Selon Kuo, TSMC évaluerait la capacité à réserver pour Humufish à l’horizon de la seconde moitié de 2027. La demande pèse, mais l’incertitude sur la performance réelle du packaging arrière-plan pèse aussi. Si le backend ne suit pas en volume, immobiliser de la capacité en procédé avancé revient à mal allouer une ressource rare.
Ce point est central. Dans le semi-conducteur de pointe, le vrai goulot d’étranglement n’est pas toujours le wafer. Il peut se cacher dans le CoWoS, l’EMIB, les substrats, la HBM, l’interconnexion, la capacité électrique ou l’assemblage final. Pour les puces IA, la chaîne vaut son maillon le plus faible.
TSMC domine aujourd’hui une grosse part de l’emballage avancé avec CoWoS, devenu indispensable aux accélérateurs IA. Intel arme ses cartes avec EMIB et ses variantes, en misant sur un coût plus contenu, une modularité accrue et une scalabilité. S’il démontre des performances proches des standards de masse, il peut s’installer comme alternative ou complément crédible pour les très grands systèmes.
Une discussion stratégique pour le marché de l’IA
Ce qui se joue dépasse le tandem Google-Intel. C’est le reflet d’une tension industrielle plus large : l’IA force les gros acheteurs à repenser l’économie du matériel. NVIDIA garde une avance considérable avec ses GPU, ses réseaux, ses logiciels et son environnement, mais ses clients principaux développent leurs propres puces pour réduire leur dépendance, gagner en marge et adapter le silicium à leurs charges internes.
Google avance sur ses TPU depuis dix ans. Amazon pousse Trainium et Inferentia. Microsoft travaille sur Maia. Meta conçoit ses propres accélérateurs. Broadcom, Marvell, MediaTek et d’autres se battent pour décrocher les contrats d’ASIC IA des hyperscalers. Intel, qui veut regagner du terrain en fonderie comme en packaging, voit dans cette fenêtre une chance stratégique, à condition de tenir ses promesses techniques, financières et industrielles. La pression sur la chaîne se lit aussi sur des matériaux moins exposés, comme les composés GaAs et InP qui grimpent en coût sans casser les volumes pour autant.
L’emballage avancé va devenir une bataille décisive. Les modèles d’IA réclament toujours plus de mémoire, de bande passante et de liens entre puces. Quand un accélérateur dépasse les limites d’un seul die, la façon de connecter ses composants pèse autant que la conception du transistor. EMIB-T, CoWoS et leurs concurrents ne sont pas de simples détails techniques, ce sont les briques qui décideront qui pourra fabriquer des accélérateurs massifs, efficaces et rentables.
Perspectives : entre validation et production
La prudence reste de mise. On parle encore d’analyses sur la chaîne d’approvisionnement et d’une technologie en développement, pas d’un contrat signé entre Google et Intel. Kuo insiste lui-même sur le fait que le 90 % doit être lu avec recul. L’écart entre valider une techno et la déployer à grande échelle reste considérable, surtout pour un TPU promis à un déploiement massif.
La logique économique tient pourtant la route. Si Google veut concurrencer NVIDIA sur le coût et la capacité, il ne suffit pas de concevoir la puce. Il faut maîtriser la chaîne entière : conception, fabrication, emballage, performance, prix, capacité disponible. Dans ce cadre, EMIB-T peut représenter une opportunité réelle pour Intel, mais aussi un défi industriel à la hauteur de l’enjeu. Tout se jouera sur les huit points qui séparent encore 90 % de 98 %. C’est là que la promesse devient un moteur commercial, ou reste à l’état de validation.
Questions fréquentes
Qu’est-ce qu’EMIB-T ?
EMIB-T est l’évolution de la technologie EMIB d’Intel pour l’emballage avancé. Elle utilise des ponts en silicium intégrés dans le substrat et des vias verticales (TSV) pour relier plusieurs dies dans un même paquet, avec une densité de connexion élevée et une meilleure conduction.
Pourquoi le rendement de 90 % par rapport à 98 % est-il important ?
Un taux de 90 % en validation peut convenir au développement et au prototypage, mais la production de masse exige des niveaux supérieurs. Sur des puces IA chères et complexes, chaque erreur fait grimper le coût unitaire et réduit le volume effectif livrable.
Qu’est-ce que Humufish ?
Humufish serait le nom de code d’une prochaine génération de TPU de Google, d’après les analyses de la chaîne d’approvisionnement. Aucun produit n’a été officiellement annoncé sous ce nom avec des spécifications complètes.
Intel peut-il remplacer TSMC dans la fabrication des TPU de Google ?
Pas exactement. Le scénario décrit dessine une chaîne plus hybride : TSMC continuerait en nœuds avancés, Intel viserait l’emballage via EMIB-T, et MediaTek pourrait garder un rôle de partenaire de conception ou d’intermédiaire sur certaines étapes.
À quelle échéance Humufish est-il attendu ?
Selon Kuo, TSMC évalue la capacité à réserver pour Humufish à l’horizon de la seconde moitié de 2027, ce qui constitue le calendrier de référence pour ce TPU.
