Micron prépare la High-NA EUV, de nouveaux matériaux et de la HBM sur mesure pour sa mémoire

J. Actualclo

X (Twitter) Facebook Pinterest LinkedIn Email

Micron a détaillé les prochains nœuds de sa mémoire DRAM et NAND lors d’un webinaire technologique pour investisseurs tenu le 21/10/2026 et présenté par Scott DeBoer, président et directeur de la technologie et des produits de l’entreprise. Le plan comprend la lithographie EUV (ultraviolet extrême) à haute ouverture numérique, de nouveaux matériaux, plus de 400 couches en NAND et des versions sur mesure de la mémoire HBM pour les clients de l’IA, même si seules deux de ces générations ont une date de production : le second semestre 2027.

Les points clés des nouveaux nœuds mémoire de Micron en 20 secondes

Micron conserve la cellule DRAM 6F² et laisse la 4F² en dehors de son plan actuel.
Sa DRAM 1δ et sa NAND G11 passeront en production de masse au second semestre 2027.
La High-NA EUV arrivera avec le nœud ζÅ, encore sans calendrier.
L’entreprise prépare de la HBM4E sur mesure et de la mémoire empilée directement sur les processeurs.

La présentation intervient au meilleur moment financier de l’entreprise. Au quatrième trimestre fiscal 2026, clos le 03/09/2026, Micron a réalisé 54,23 milliards de dollars de chiffre d’affaires, contre 41,46 milliards au trimestre précédent et 11,32 milliards à la même période de 2025, avec une marge brute GAAP de 86,8 %. L’exercice fiscal complet totalise 133,19 milliards, et pour le premier trimestre de l’exercice 2027, l’entreprise prévoit environ 61,5 milliards de chiffre d’affaires, avec une marge de 1,5 milliard en plus ou en moins. Avec un tel coussin, le message du webinaire était surtout technique : comment continuer à réduire la taille de la cellule alors que, selon DeBoer, la DRAM approche déjà des limites atomiques.

Une partie de ce plan était déjà connue grâce aux premiers comptes rendus de l’événement. Actualité Cloud avait alors rapporté que Micron préparait la DDR6 avec le double de bande passante et la mémoire HBM verticale pour 2028. L’analyse que Tom’s Hardware a publiée le 04/11/2026 permet désormais de classer toutes les générations et de séparer ce qui est déjà fabriqué de ce qui est encore en laboratoire.

La DRAM planaire résiste jusqu’à la High-NA et aux nouveaux matériaux

Micron poursuivra avec la cellule 6F², l’architecture qu’utilise l’industrie depuis des années, et n’adoptera pas pour l’instant la 4F², sur laquelle travaillent Samsung, SK hynix et le chinois CXMT. DeBoer a expliqué que l’entreprise ne voit pas de voie de montée en échelle viable avec la 4F² depuis sa position actuelle. TrendForce a titré que Micron renonce à cette cellule, mais ce qui est attribué au dirigeant est plus restreint : la 4F² ne figure pas dans le plan pour le moment.

Le nœud 1γ (1-gamma) est déjà en fabrication en volume et c’est le premier où Micron utilise l’EUV, après des années passées sur la lithographie DUV (ultraviolet profond) avec multipatterning. Le suivant, 1δ (1-delta), est en phase d’amélioration du rendement et sa production de masse est prévue pour le second semestre 2027. L’entreprise attend une densité de bits supérieure d’environ 25 % à celle du 1γ grâce à des transistors HKMG (grille métallique à haute constante diélectrique), de nouveaux matériaux et un contrôle de procédé à l’échelle de l’angström. Micron le fabriquera aux États-Unis et l’utilisera pour la DDR, la LPDDR, la mémoire graphique et les futures HBM5, vHBM et vEIM.

À partir de là, le calendrier devient flou. Le nœud 1ε (1-epsilon) recourra au collage de wafers pour combiner des structures fabriquées séparément, sans date ni améliorations chiffrées. Le ζÅ (zeta-angström), en développement initial, sera celui qui étrennera la High-NA EUV, et le ηÅ (eta-angström), en phase exploratoire, dépendra d’autres méthodes de montée en échelle et de matériaux que Micron n’a pas identifiés. En parallèle, l’entreprise travaille sur deux générations de DRAM 3D, appelées 3D1 et 3D2, dont l’arrivée dépendra de leur compétitivité en coût et en performances face à la DRAM planaire.

Nœud ou produit	État selon Micron	Nouveauté technique	Production
DRAM 1γ	Fabrication en volume	Premier nœud de Micron avec EUV	Disponible
DRAM 1δ	Amélioration du rendement	Densité de bits supérieure d’environ 25 %, HKMG	2^e semestre 2027
DRAM 1ε	En développement	Collage de wafers	Sans date
DRAM ζÅ	Développement initial	High-NA EUV	Sans date
DRAM ηÅ	Exploration	Nouveaux matériaux	Sans date
NAND G11	En développement	Plus de 400 couches actives, collage de wafers	2^e semestre 2027

La High-NA fait passer l’ouverture numérique (NA) des optiques d’ASML de 0,33 à 0,55. Selon Nikkei, cité par TrendForce, cela permet de passer de motifs de 13 nanomètres à 8 nanomètres en une seule exposition. SK hynix a installé en septembre 2025 un scanner EXE:5200B dans son usine M16 d’Icheon et affirme être le premier fabricant de mémoire à adopter cet outil pour la production. Le prix varie selon la source : Forbes le situe à environ 380 millions de dollars par unité, et des sources du secteur citées par Korea JoongAng Daily, à quelque 600 milliards de wons (près de 431,6 millions de dollars). Micron n’a donné aucune date pour le ζÅ. Tom’s Hardware estime qu’il n’arrivera pas avant 2030, mais c’est une estimation du média, pas de l’entreprise.

Le plan s’étend aussi à la logique périphérique qui entoure les matrices mémoire. Micron passera au CMOS avec des transistors HKMG, puis à deux générations de CMOS 3D, avec l’objectif déclaré de multiplier par plus de dix les performances de cette logique entre 2020 et 2030.

La mémoire sur mesure revient avec la HBM4E, la vHBM et la vEIM

La HBM (mémoire à haute bande passante, en puces empilées à côté du processeur) est aujourd’hui le produit le plus disputé du secteur. Micron a commencé à expédier en volume au premier trimestre 2026 sa HBM4 de 36 Go et 12 couches, conçue pour la plateforme Vera Rubin de NVIDIA, avec des vitesses par broche supérieures à 11 Gb/s et plus de 2,8 To/s par pile, selon l’entreprise elle-même. La génération suivante, la HBM4E, aura une version standard et une version personnalisée, la cHBM4E, dans laquelle le client peut réduire la largeur de l’interface ou ajouter de la logique à la puce de base pour décharger des fonctions de son GPU ou de son ASIC (circuit intégré spécifique à une application). Cette puce de base sera fabriquée sur des nœuds de fonderie avancés que Micron n’a pas précisés.

Viennent ensuite la HBM5E sur mesure, la vHBM et la vEIM. La vHBM empile la mémoire directement au-dessus de l’ASIC et du CPU, au lieu de la placer à côté sur un interposeur, grâce au collage hybride, à des dissipateurs intégrés et à une conception pensée pour la chaleur. Micron envisage qu’elle coexiste avec la HBM standard. La première vEIM vise environ 2 To/s, un chiffre proche de celui de la HBM4, avec une consommation inférieure à 1 picojoule par bit transféré. DeBoer a décrit le processus avec les clients comme un travail conjoint qui va de l’idée du produit à sa validation puis à sa livraison à grande échelle.

En dehors de la HBM, Micron développe avec Meta une LPDDR6 adaptée à la fiabilité qu’exigent les centres de données, avec une consommation inférieure de 35 % à celle de la LPDDR5, ainsi qu’une DDR6 qui cherche à doubler la bande passante de la DDR5. Le marché pousse dans cette direction. TrendForce estime que la HBM passera d’environ 18 % des wafers DRAM des trois grands fabricants fin 2025 à 30 % en 2027, et prévoit que ses prix contractuels soient multipliés en 2027. Pour le quatrième trimestre 2026, le cabinet s’attend à des hausses trimestrielles de 10 à 15 % pour la DRAM conventionnelle et de 15 à 20 % pour la NAND, en raison de la demande de serveurs d’IA.

La NAND G11 passe de 276 à plus de 400 couches

Côté stockage, la G11 (N170) passera des 276 couches actives de l’actuelle G9 à plus de 400. Elle introduira le collage wafer sur wafer, une technique que le chinois YMTC utilise déjà, et une séparation entre cellules que Micron qualifie de meilleure du secteur. L’entreprise promet le double de densité de bits par rapport à la G9, 50 % de vitesse d’entrée-sortie en plus et plus de 25 % d’énergie en moins par bit transféré, avec une production de masse prévue pour le second semestre 2027. Pour les générations G12 et G13, elle a seulement indiqué qu’elle étudie des matériaux à haute mobilité et des cellules plus denses, sans objectifs précis.

Micron prépare également deux familles de NAND pour l’IA. La première utilise des cellules SLC (un bit par cellule) avec de petits blocs et vise entre 25 et 100 millions d’opérations d’entrée-sortie par seconde (IOPS) pour la recherche vectorielle et la gestion du contexte, avec des produits attendus dans les prochaines années. La seconde empile des puces NAND avec des vias traversant le silicium (TSV) sur une puce logique placée près du processeur, une approche que Tom’s Hardware compare à la HBF de SanDisk et qui, selon DeBoer, sera plus coûteuse et devra être développée avec les clients. Pour les disques conventionnels, le plan va jusqu’à des SSD de 512 To.

La fabrication aux États-Unis conditionne une partie du calendrier. Micron a signé des aides du CHIPS Act pouvant atteindre 6,165 milliards de dollars pour l’Idaho et New York, conclues en décembre 2024, et 275 millions supplémentaires pour la Virginie, qui sont débloqués par étapes et non d’un seul coup. L’entreprise attend les premiers wafers de sa première usine de l’Idaho à la mi-2027 et ceux de la seconde fin 2028, tandis que le site de Clay (New York), dont les travaux ont commencé en janvier 2026, ne fournira pas de DRAM avant 2030, selon son rapport trimestriel 10-Q.

Questions fréquentes

Quand Micron utilisera-t-elle la lithographie High-NA EUV pour sa DRAM ?

Micron la réserve au nœud ζÅ, qui est en développement initial et n’a pas de date de production. Tom’s Hardware estime qu’il n’arrivera pas avant 2030, mais l’entreprise n’a pas confirmé ce délai.

Qu’est-ce que la mémoire HBM4E sur mesure de Micron ?

C’est une version de la HBM4E, appelée cHBM4E, dans laquelle le client peut ajuster la largeur de l’interface ou ajouter de la logique à la puce de base. Cela permet de décharger des fonctions du GPU ou de l’ASIC auquel la mémoire est associée.

Combien de couches aura la NAND G11 de Micron ?

Plus de 400 couches actives, contre 276 pour la G9. Micron prévoit de la fabriquer en masse au second semestre 2027 avec le double de densité de bits.

Pourquoi Micron n’adopte-t-elle pas la cellule DRAM 4F² ?

Selon Scott DeBoer, l’entreprise ne voit pas de voie de montée en échelle viable avec cette cellule depuis sa position actuelle. Elle conserve donc la 6F² et étudie la DRAM 3D comme alternative à long terme.

Sources :