
NVHBM : NVIDIA loge le contrôleur mémoire dans le HBM et libère 25 % du chip
NVIDIA a dévoilé NVHBM, une architecture mémoire à haut débit qui déplace le contrôleur depuis l’accélérateur vers le socle de la pile HBM. Selon l’entreprise, ce déplacement offre jusqu’à 30 % de bande passante supplémentaire, réduit la consommation mémoire de 15 % et libère jusqu’à 25 % de l’espace sur le XPU comparé à une implémentation classique en HBM4E. La technologie s’intègre à NVLink Fusion, et Annapurna Labs, la division puces d’Amazon Web Services, en sera le premier partenaire. L’annonce arrive alors que la mémoire devient un facteur aussi déterminant que le calcul pour la performance des accélérateurs IA. Des modèles de plusieurs centaines de milliards, voire de plusieurs trillions de paramètres, imposent un déplacement massif de données entre mémoire




