Le débat sur la domination des puces d’intelligence artificielle ne porte plus seulement sur les nanomètres. La compétition s’est déplacée vers l’emballage avancé, la mémoire HBM, les substrats et la capacité concrète de produire des millions d’accélérateurs complexes sans casser la chaîne d’approvisionnement. Selon une étude de Citi relayée par Wccftech, TSMC ne fait face à aucune menace immédiate de la part d’Intel sur ce terrain. La raison n’est pas le manque de technologie chez Intel, mais l’écosystème de production qui l’entoure.
EMIB-T : une technologie solide, une échelle insuffisante
L’EMIB d’Intel n’est pas une technologie improvisée. Son approche consiste à insérer de petits ponts en silice dans un substrat organique pour connecter des chiplets, sans recourir à un interposer de silicium complet. L’évolution EMIB-T ajoute des vias TSV dans le pont lui-même pour améliorer la distribution verticale d’énergie et le routage du signal dans des packages multi-chiplets avec mémoire HBM haute densité.
Le problème, selon Citi, c’est la production à grande échelle. EMIB-T dépend des substrats ABF, matériau essentiel dans l’emballage avancé. Si les fournisseurs d’ABF ne peuvent pas augmenter leur capacité et soutenir la qualité en volume suffisant, Intel dispose d’une technologie intéressante mais limitée par une réalité qui conditionne tout le secteur : ce ne sont pas les feuilles de route qui se vendent, ce sont des packages fabriqués, validés et livrés à temps.
Intel peut attirer des clients qui cherchent à réduire leur dépendance à TSMC ou à sécuriser une capacité supplémentaire pour leurs ASIC IA. Google, Amazon et d’autres hyperscalers ont de bonnes raisons de diversifier leurs fournisseurs. Mais passer de discussions et prototypes à une production en volume est une étape très différente. Les designs qui arriveront sur le marché en 2027-2028 sont souvent déjà finalisés. Changer de fondeur ou de technologie d’emballage à ce stade peut s’avérer coûteux et risqué.
TSMC étend CoWoS et SoIC avec une feuille de route jusqu’en 2029
La plateforme CoWoS de TSMC est déjà profondément ancrée dans l’écosystème IA. NVIDIA, AMD, Broadcom et Google en dépendent pour associer de gros dies de calcul à la mémoire HBM. CoWoS n’est pas illimité, mais il est en production de masse, avec des clients de référence et une chaîne de fournisseurs éprouvée.
TrendForce estime que la capacité CoWoS pourrait atteindre 115 000 à 140 000 wafers par mois d’ici fin 2026, puis grimper à 170 000 en 2027. Lors du Taiwan Technology Symposium 2026, TSMC a indiqué que la demande de wafers pour accélérateurs IA a crû de 11 fois entre 2022 et 2026, et prévoit un taux de croissance annuel composé de plus de 80 % pour CoWoS entre 2022 et 2027. La société travaille sur des versions capables d’intégrer jusqu’à 24 stacks HBM en 2029, et prévoit que le marché mondial des semi-conducteurs dépassera 1 500 milliards de dollars en 2030. La montée en charge de la mémoire HBM est l’un des grands facteurs de tension dans la chaîne, comme l’analyse notre article sur Taïwan et les niches laissées par la course à la HBM.
| Technologie | Rôle dans les chips IA | État concurrentiel |
|---|---|---|
| TSMC CoWoS | Intégration 2,5D calcul + mémoire HBM | En production de masse, fortement demandé |
| Intel EMIB-T | Ponts en silice avec TSV dans substrat organique | Prometteur, dépendant de l’écosystème ABF |
| TSMC SoIC | Empilage 3D de puces sur puces | En expansion pour les générations futures |
| System on Wafer | Intégration à l’échelle wafer | Feuille de route jusqu’en 2029 |
Pourquoi l’avantage TSMC n’est pas juste une question de technologie
L’avantage de TSMC ne repose pas sur une seule technique, mais sur un ensemble : nœud avancé, emballage, clients de référence, fournisseurs alignés, expérience de fabrication, capacité et une feuille de route cohérente avec l’évolution des modèles IA. Un client qui engage des milliards dans des accélérateurs ne regarde pas seulement la performance théorique du package, mais la disponibilité, le rendement, le support, le calendrier et la compatibilité avec HBM.
Intel peut devenir une alternative sérieuse si elle parvient à augmenter la capacité EMIB-T, assurer la disponibilité des substrats ABF, démontrer ses performances en production et convaincre ses clients sur les volumes. Son récit industriel reste solide : fabrication aux États-Unis, Foveros, PowerVia et processus 18A. Mais jusqu’à ce que tout cela se traduise en volume livré, l’avantage TSMC repose sur quelque chose de plus solide que la renommée de ses nœuds : une chaîne intégrée qui fabrique déjà les puces dont le marché a besoin. Pour mesurer les enjeux économiques de cette tension, notre analyse sur la bulle des prix mémoire DDR5 donne le contexte de la pression sur toute la chaîne DRAM.
Questions fréquentes
Qu’est-ce que l’EMIB-T d’Intel ?
EMIB-T est une évolution de la technologie d’emballage EMIB d’Intel. Elle intègre des vias TSV dans le pont en silice pour améliorer la distribution verticale d’énergie et le routage des signaux dans des packages avancés avec chiplets et mémoire HBM.
Pourquoi Citi estime-t-il qu’Intel ne menace pas encore TSMC ?
Parce que le succès d’EMIB-T dépend de l’écosystème de substrats ABF et de la capacité à transformer la technologie en production massive. TSMC dispose déjà d’une chaîne CoWoS mature et bien alignée sur la demande IA.
Qu’est-ce que CoWoS et pourquoi est-ce si important ?
CoWoS est la technologie d’emballage 2,5D de TSMC qui intègre de gros dies de calcul et de la mémoire HBM dans un seul package. Sa capacité devrait atteindre 170 000 wafers/mois en 2027, avec des versions à 24 stacks HBM prévues pour 2029.
Intel peut-il gagner des clients IA avec EMIB-T ?
Oui, notamment si des clients cherchent à diversifier leurs fournisseurs ou à soulager la saturation de CoWoS. Mais décrocher des tape-outs ne signifie pas supplanter TSMC en volume à court terme. Les designs de 2027-2028 sont souvent déjà finalsisés.
Source : Wccftech
