Samsung Electronics renforce ses technologies de refroidissement pour la mémoire HBM à mesure que les modules destinés à l’intelligence artificielle intègrent davantage de mémoire et de logique dans un espace toujours plus réduit. La société travaille sur des structures thermiques intégrées directement dans l’enveloppe, tandis que TSMC augmente sa capacité d’assemblage avancé CoWoS pour répondre à la croissance des accélérateurs IA.

Les clés de Samsung et la refroidissement HBM en 30 secondes

• Samsung a développé le Heat Path Block (HPB) pour évacuer la chaleur des zones particulièrement chaudes du HBM.
• Le point critique est l’interface D2D PHY, qui relie la mémoire au processeur IA.
• Samsung valide le HPB sur HBM4E et prévoit de l’étendre aux futures générations comme HBM5.
• TSMC élargit le CoWoS pour intégrer davantage de logique et de mémoire HBM dans ses modules.
• L’augmentation de la densité rend la gestion thermique une question de conception intégrée au package, et non uniquement du système.

La compétition pour améliorer les performances des accélérateurs d’intelligence artificielle pose un problème parallèle : il devient de plus en plus difficile d’évacuer la chaleur produite dans ces modules avancés. La mémoire HBM (High Bandwidth Memory) regroupe plusieurs couches de DRAM proches de processeurs IA, permettant de déplacer d’énormes quantités de données. Cependant, l’élévation de la vitesse et de la densité s’accompagne aussi d’une augmentation de la dissipation thermique.

Samsung a décidé d’aborder un des points les plus critiques en agissant directement à l’intérieur de la mémoire. Sa technologie Heat Path Block (HPB) crée une voie thermique spécifique pour éloigner le plus efficacement la chaleur générée dans la couche physique de communication entre mémoire et processeur.

Lors du COMPUTEX 2026, la société a présenté cette architecture, un design pour le HBM4E et un prototype pour le HBM5. Samsung a expliqué que la zone D2D PHY (Die-to-Die Physical Layer) du base die est une des principales sources de chaleur.

La chaleur s’accumule au niveau de la liaison entre HBM et GPU

Ce problème est lié à la construction du HBM : ces puces mémoire sont empilées verticalement et connectées par des interconnexions haute fréquence. Dans les systèmes d’IA, cette mémoire est positionnée près des GPU, accélérateurs ou ASIC dans un module compact.

À mesure que le débit augmente, l’activité des interfaces reliant le HBM au processeur s’intensifie. Cette zone peut devenir un point chaud difficile à refroidir avec des solutions classiques situées en surface du module.

Samsung souhaite remédier partiellement à ce problème en acheminant la chaleur via une voie spécifique. Le HPB est conçu pour réduire la résistance thermique autour de la zone D2D PHY, facilitant ainsi le transfert de la chaleur vers une structure capable de la dissiper efficacement.

L’entreprise a déjà montré des prototypes et des démonstrations de cette technologie en 2026. Lors du COMPUTEX, elle a indiqué valider le HPB pour le HBM4E et prévoit son intégration dans les générations futures comme le HBM5.

Samsung développe aussi le HBM4E avec un base die fabriqué selon son procédé de 4 nanomètres. La société annonce que cette génération peut atteindre jusqu’à 14 Gbps par pin, avec une possibilité d’évoluer à 16 Gbps, offrant un bande passante dépassant 4 To/s par module dans des configurations futures.

L’augmentation de la vitesse n’est pas un détail isolé. Lorsqu’on introduit plus de débit dans un module limité en espace, la conception thermique devient directement liée à l’architecture du semi-conducteur et à ses matériaux.

Samsung et SK hynix recherchent des solutions intégrées dans le HBM

Samsung n’est pas seule dans cette démarche. SK hynix a présenté sa propre approche pour les futures générations de HBM via iHBM, une architecture intégrant des éléments de refroidissement directement proches de la zone de liaison physique.

Les deux entreprises ciblent le même problème, mais avec des architectures différentes. Samsung utilise le HPB comme voie thermique intégrée au design du HBM, tandis que SK hynix propose des éléments de refroidissement intégrés autour de la zone D2D.

Ce duel est crucial car le HBM5 se conçoit pour des systèmes d’IA exigeant davantage de bande passante et une mémoire plus dense. Plus le nombre de couches et la fréquence d’opération augmentent, plus il devient difficile d’évacuer la chaleur depuis l’intérieur du module.

Samsung envisage aussi des changements plus fondamentaux. En 2026, elle a présenté des concepts tels que zHBM, une mémoire tridimensionnelle visant à rapprocher encore plus la mémoire du processeur via des technologies d’union avancées.

Elle affirme que zHBM pourrait réduire la résistance thermique de plus de la moitié par rapport au HBM5 dans les conditions envisagées, bien qu’il s’agisse d’une technologie futuriste non encore commercialisée en produits courants.

TSMC augmente la taille des modules CoWoS

Côté emballage avancé, TSMC utilise CoWoS (Chip on Wafer on Substrate) pour intégrer processeurs et mémoire HBM dans des modules de grande dimension.

La croissance des modèles IA pousse les fabricants d’accélérateurs à intégrer plus de mémoire et de logique dans un même module, augmentant la surface et la gestion thermique nécessaire.

TSMC a développé plusieurs variantes de CoWoS pour accompagner cette évolution. Par exemple, CoWoS-L combine un interposeur de redistribution avec des interconnexions en silicium, ciblant des produits de haute performance plus volumineux.

L’entreprise indique que ses nouvelles technologies CoWoS sont conçues pour accueillir davantage de logique et de mémoire HBM. La documentation de TSMC précise que CoWoS-L est en production de série et que ses variantes plus grandes sont destinées à des produits avec des interposers de dimensions accrues.

L’augmentation de capacité est essentielle : un GPU moderne peut disposer d’un design avancé et de suffisamment de HBM, mais le processus d’assemblage doit pouvoir réunir tous ces composants dans un seul module fiable.

Le refroidissement devient une composante intégrée à la conception du semi-conducteur

Pendant longtemps, la gestion thermique d’un serveur s’appuyait principalement sur le système: dissipateurs, ventilateurs, refroidissement liquide ou circuits d’eau.

Avec les modules IA de grande taille, une partie du problème se déplace à l’intérieur même de l’encapsulage.

Le processeur, la mémoire HBM, l’interposeur et les interconnexions constituent un ensemble où les décisions thermiques sont liées aux contraintes électriques et mécaniques. Une zone générant trop de chaleur peut limiter la fréquence ou rendre nécessaires des systèmes de refroidissement externes plus sophistiqués.

C’est pourquoi Samsung investit dans des structures comme le HPB, tandis que TSMC continue à étendre ses solutions CoWoS. Ces approches différentes répondent à un même constat : les accélérateurs IA évoluent plus vite que leur capacité à dissiper la chaleur dans leurs modules.

Le défi deviendra encore plus critique si les prochaines générations combinent hausse du nombre de couches HBM, débit accru et puissance de calcul. Dans ce contexte, améliorer seulement le refroidissement du serveur ne suffira plus. Une partie de la solution devra être intégrée dans le semi-conducteur et son packaging.

Pour Samsung, cela représente aussi une opportunité de différencier ses futures générations de HBM. La société contrôle la mémoire, la fabrication logique et le packaging, ce qui lui permet de travailler en synergie sur plusieurs éléments du système.

De son côté, TSMC renforce le packaging avancé utilisé par nombre de grands accélérateurs IA. La croissance de CoWoS et l’évolution de leurs technologies 3DFabric répondent à une demande qui ne se limite plus à la miniaturisation de transistors.

La prochaine étape dans la course aux chips IA se joue donc à une échelle plus fine : à l’intérieur même du package. Plus de mémoire et de calculs nécessitent de meilleures connexions, davantage de surface d’intégration et de nouvelles méthodes pour évacuer la chaleur avant qu’elle ne limite la performance.

Questions fréquentes

Qu’est-ce que le Heat Path Block de Samsung ?

Le Heat Path Block (HPB) est une technologie thermique conçue par Samsung pour créer un chemin d’évacuation de la chaleur dédié au sein des structures HBM. La société le teste actuellement sur HBM4E, avec l’intention de l’intégrer dans les futures générations telles que le HBM5.

Pourquoi la HBM génère-t-elle autant de chaleur ?

L’augmentation du débit et de la vitesse de communication intensifie l’activité et la consommation électrique des interfaces reliant la mémoire au processeur. La zone D2D PHY est particulièrement critique selon Samsung.

Quel rôle joue TSMC avec la HBM ?

TSMC intègre mémoire HBM et processeurs via des technologies avancées de packaging comme CoWoS. La croissance des besoins en puissance de calcul oblige la société à élargir et faire évoluer ces solutions pour accueillir des modules plus complexes.

Samsung utilise-t-elle déjà le HPB en HBM5 ?

Samsung a présenté des prototypes et indique valider le HPB pour le HBM4E, avec des plans pour son adoption dans les futures générations comme le HBM5. Il ne s’agit pas encore d’une production de masse de HBM5, mais d’étapes de validation et développement.