Rapidus franchit une nouvelle étape dans sa course pour devenir une alternative crédible sur le marché mondial de la fabrication avancée de semi-conducteurs. Le fondeur japonais va intégrer l’agent d’intelligence artificielle InnoStack de Cadence dans sa plateforme de conception RAADS, avec un objectif affiché : réduire jusqu’à 50 % le temps nécessaire entre les premières décisions architecturales et la vérification finale d’un system-on-chip avant fabrication.

Les clés de la stratégie Rapidus

• Rapidus intègre l’agent d’IA de Cadence dans sa plateforme RAADS pour coordonner les phases de conception des puces.
• Objectif affiché : diviser par deux la durée des cycles de conception par rapport aux flux traditionnels.
• L’offre combine logique en 2 nanomètres, propriété intellectuelle pour HBM4 et interconnexions rapides.
• Le packaging 2.5D et 3D vise le marché des accélérateurs d’IA.
• La production en volume du procédé 2 nm reste prévue pour 2027.

L’accord va au-delà d’une simple assistance IA sur certains paramètres de conception. Cadence et Rapidus veulent que le système choisisse lui-même les outils d’automatisation électronique (EDA) à utiliser, coordonne leurs résultats et détermine une bonne partie des étapes suivantes du processus.

Cette approche répond à une difficulté bien connue des concepteurs de puces avancées : performance, consommation, surface, température, distribution des signaux, mémoire, interconnexions et faisabilité industrielle doivent s’équilibrer en permanence. Modifier un paramètre oblige souvent à refaire les analyses sur tous les autres. Rapidus promet de réduire cette charge répétitive, avec un objectif de conception deux fois plus rapide, mais il s’agit encore d’une cible et non d’un résultat démontré à grande échelle sur des projets commerciaux.

RAADS veut coordonner toute la conception de la puce

La plateforme Rapidus AI-Agentic Design Solution, ou RAADS, s’inscrit dans le modèle de fonderie construit par la société japonaise autour de sa future technologie 2 nanomètres. Cadence y intègre InnoStack AI Super Agent, conçu pour coordonner les outils utilisés à chaque phase du développement d’un SoC, de l’exploration architecturale initiale jusqu’au sign-off, la vérification qui atteste que le design est prêt pour la fabrication.

Dans les flux classiques, les ingénieurs jonglent avec des outils spécialisés pour placer les blocs, connecter leurs éléments, analyser la consommation, vérifier les temps de propagation et s’assurer que le design respecte les règles de fabrication. Les systèmes IA aidaient déjà à optimiser des tâches précises. La différence ici, c’est la coordination : l’agent choisit les outils, analyse leurs résultats et relance de nouvelles exécutions sans attendre qu’un opérateur ajuste chaque étape à la main.

Rapidus a aussi ajouté deux modules à RAADS, Navigator et Indicator, qui repèrent les problèmes et contrôlent la qualité du design avant d’atteindre des phases où la moindre correction coûte beaucoup plus cher. En 2025 déjà, la société avait présenté RAADS Generator, pour générer des conceptions RTL à partir de spécifications, et RAADS Predictor, pour anticiper les métriques de performance et de consommation avant la conception physique complète. Avec Cadence, ces briques deviennent une offre plus globale : Rapidus ne vend pas seulement un kit de conception, elle veut accompagner tout le processus, de la conception à l’encapsulation.

Les 2 nanomètres, une brique parmi d’autres

L’élément le plus visible de Rapidus reste son procédé 2 nanomètres à transistors GAA (Gate-All-Around), développé avec IBM et en cours d’implantation dans l’usine IIM-1 de Chitose, à Hokkaido. En 2025, la société a fabriqué des prototypes de transistors GAA en 2 nm et obtenu leurs premières caractéristiques électriques. Reste à transformer ces résultats de laboratoire en procédé stable, reproductible et rentable pour la production commerciale, prévue en volume pour 2027. Cela suppose de finaliser le kit de conception, de valider les bibliothèques, de qualifier la propriété intellectuelle et d’améliorer les rendements.

Rapidus arrive tard dans une course où TSMC, Samsung et Intel disposent déjà d’écosystèmes clients et fournisseurs bien installés, un écart de maturité qu’illustre bien l’avance encore prise par Intel 18A face au Kirin 9030 de Huawei. Le fondeur japonais mise donc sur autre chose que le seul procédé : la rapidité à répondre à des projets spécifiques. Son modèle Rapid and Unified Manufacturing Service (RUMS) joue sur des cycles courts, un traitement individualisé des wafers et une exploitation intensive des données de production pour anticiper les déviations. L’IA appliquée à la conception s’inscrit dans cette logique : si RAADS relie les données des outils aux caractéristiques réelles de fabrication, Rapidus peut réduire l’écart entre conception et production.

HBM4 et interconnexions rapides pour les accélérateurs d’IA

La stratégie de Rapidus relie sa logique 2 nanomètres à la mémoire haut débit HBM4 et aux interfaces nécessaires pour construire des accélérateurs d’IA. Sa collaboration avec Cadence inclut l’accès à la propriété intellectuelle pour HBM4, des liens SerDes à 224 Gbit/s et PCIe 7.0, des briques cruciales puisque la performance d’un accélérateur dépend autant de ses unités de calcul que de la vitesse de transfert des données, un enjeu qui pèse aussi lourd dans l’alliance HBM4 entre NVIDIA et SK hynix.

La mémoire HBM s’installe près du processeur via des encapsulés avancés, avec un débit bien supérieur à celui de la mémoire conventionnelle. Rapidus n’a pas annoncé vouloir produire elle-même la mémoire HBM4 : son métier reste la logique avancée. Elle veut plutôt offrir un environnement où le silicium de calcul se conçoit avec des interfaces adaptées à la communication avec HBM4 et d’autres composants, intégrés dans le même encapsulé. La nuance compte : il ne s’agit pas de réunir toutes les étapes de fabrication de la mémoire dans une seule usine, mais de faciliter la synergie entre logique, mémoire et interconnexions dans un système complet. Le marché de l’IA l’a déjà montré : réduire la taille des transistors ne suffit pas si la mémoire, l’encapsulation ou la connectique ne suivent pas.

Le packaging avancé, partie intégrante de la fonderie

Rapidus veut aussi peser sur les chiplets via des technologies 2.5D et 3D. Au lieu de tout réunir sur une seule pièce de silicium, les chiplets répartissent les fonctions entre plusieurs dies, chacun pouvant venir d’un procédé différent : un accélérateur pourrait ainsi combiner une puce logique 2 nm, des blocs d’entrée/sortie issus de procédés plus matures et des mémoires HBM fournies par d’autres partenaires. Le packaging 2.5D place ces composants côte à côte sur un interposant, la 3D les empile verticalement via des connexions traversant le silicium, une approche que PSMC pousse aussi de son côté avec la certification EMIB d’Intel. Les deux options raccourcissent la distance parcourue par les données, mais compliquent la gestion thermique, le rendement et le coût.

Rapidus travaille avec IBM sur l’encapsulation de chiplets pour sa génération 2 nm, et prévoit d’intégrer HBM, UCIe et SerDes dans ses futurs services de packaging. La société ne vise donc pas une seule étape de la chaîne, mais une filière complète : conception assistée par IA, fabrication avancée et assemblage final en chiplets. Pour un client de semi-conducteurs sur mesure, réduire le nombre de partenaires entre conception, fonderie et encapsulation peut raccourcir les délais, mais oblige aussi Rapidus à prouver sa fiabilité sur plusieurs domaines complexes à la fois.

Une proposition ambitieuse, encore en quête de clients

Le soutien financier du gouvernement japonais a permis à Rapidus de construire une usine de pointe et de signer des accords avec IBM, Cadence, Synopsys et d’autres partenaires. Ses premiers actionnaires comptent Toyota, Sony, SoftBank, Kioxia, NTT, NEC, Denso et MUFG Bank. Ce financement répond en partie aux besoins, mais une fonderie doit surtout convaincre ses clients de lui confier leurs designs clés, dans un contexte où stabilité du procédé, rendements, propriété intellectuelle et capacité de livraison sont scrutés pendant des années.

L’intégration d’InnoStack dans RAADS vise à réduire ce risque en amont, dès la conception : si l’environnement permet de repérer plus tôt les problèmes et d’adapter rapidement le design aux règles de fabrication, les clients pourront lancer leurs premiers tests avec moins de ressources. L’objectif de diviser par deux le délai de conception reste une finalité à atteindre : le résultat dépendra de la complexité du SoC, de la maturité des bibliothèques, de la qualité des données et du niveau d’intervention humaine encore nécessaire.

Rapidus n’a pas encore l’échelle de TSMC ou Samsung. Son avantage tient à des cycles plus courts et un accompagnement plus ciblé pour les entreprises qui conçoivent des ASIC, des accélérateurs d’IA ou des produits hautes performances en volumes limités. L’alliance avec Cadence renforce cette orientation : la guerre commerciale entre fondeurs ne se joue plus seulement sur le procédé le plus fin, mais sur l’ensemble des éléments périphériques, outils, bibliothèques, mémoire, interconnexion, chiplets, encapsulage et rapidité à corriger un design.

Questions fréquentes

Que prévoient Rapidus et Cadence ?

Les deux sociétés vont intégrer l’agent d’IA InnoStack de Cadence dans la plateforme RAADS de Rapidus, pour automatiser et coordonner plusieurs étapes de la conception des SoC.

Quand Rapidus lancera-t-elle la fabrication en 2 nanomètres ?

L’objectif est la production en volume dès 2027. La société a déjà fabriqué des prototypes de transistors GAA en 2 nm, mais doit encore finaliser l’industrialisation du procédé.

Rapidus va-t-elle produire de la mémoire HBM4 ?

Elle n’a pas annoncé vouloir fabriquer la HBM4 elle-même. Sa stratégie consiste à offrir de la logique avancée, des interfaces propriétaires et des solutions d’encapsulation pour connecter des composants venus de différents fournisseurs dans un même système.

Quels sont les avantages du packaging avancé ?

Il permet de combiner différents chiplets et mémoires dans un même encapsulant, de réduire la distance parcourue par les données et d’utiliser à chaque fois le procédé de fabrication le plus adapté.

Source : rapidus.inc