Rapidus franchit une nouvelle étape dans sa démarche pour devenir une alternative incontournable sur le marché mondial de la fabrication avancée de semi-conducteurs. La société japonaise intégrera l’agent d’intelligence artificielle InnoStack de Cadence dans sa plateforme de conception RAADS, dans le but déclaré de réduire jusqu’à 50 % le temps nécessaire pour passer d’une décision architecturale initiale à la vérification préalable à la fabrication d’un system-on-chip (SoC).

Les clés de la stratégie de Rapidus en 30 secondes

• Rapidus intégrera l’agent d’IA de Cadence dans sa plateforme RAADS pour coordonner différentes phases de la conception de puces.
• La société vise à doubler la vitesse des cycles de conception par rapport aux flux traditionnels.
• Son offre combine la fabrication de logique en 2 nanomètres, la propriété intellectuelle pour HBM4 et des interconnexions rapides.
• Le packaging 2.5D et 3D fait partie des solutions proposées, ciblant le marché des accélérateurs d’intelligence artificielle.
• La production en volume de son procédé en 2 nanomètres est toujours prévue pour 2027.

L’accord ne se limite pas à l’utilisation de l’intelligence artificielle pour ajuster certains paramètres de conception. Cadence et Rapidus cherchent à ce que le système décide des outils d’automatisation de la conception électronique (EDA) à utiliser, coordonne leurs résultats et détermine les prochaines étapes, en grande partie, du processus de conception.

Cette approche répond à une difficulté croissante. Un puce avancée n’est plus conçue comme un bloc isolé. Les ingénieurs doivent équilibrer performance, consommation, surface, température, distribution des signaux, mémoire, interconnexions et possibilités de fabrication. Toute modification dans l’un de ces domaines peut nécessiter de répéter des analyses et des ajustements dans les autres.

La promesse de l’IA agissant comme un agent intelligent est de réduire une partie de ce travail répétitif. Rapidus évoque une amélioration pouvant atteindre deux fois le temps de conception, bien qu’il s’agisse encore d’un objectif et non d’une performance démontrée de manière généralisée dans des projets commerciaux.

RAADS vise à coordonner la conception complète du puce

La plateforme Rapidus AI-Agentic Design Solution, appelée RAADS, fait partie du modèle de fonderie que la société japonaise construit autour de sa future technologie en 2 nanomètres.

Cadence intégrera à cette plateforme InnoStack AI Super Agent, une technologie conçue pour coordonner les outils déployés à différentes phases du développement d’un système sur puce, ou SoC. Son champ d’action va de l’exploration initiale de l’architecture à l’implémentation physique, jusqu’au sign-off, la vérification finale qui atteste que le design est prêt pour la fabrication.

Dans les flux conventionnels, les ingénieurs utilisent des outils spécialisés pour positionner les blocs dans la puce, connecter leurs éléments, analyser la consommation, vérifier les temps de propagation et s’assurer que le design respecte les règles de fabrication.

Les systèmes basés sur l’IA pouvaient déjà aider à optimiser des tâches précises. La différence avec Rapidus et Cadence réside dans la coordination : l’agent peut sélectionner les outils, analyser leurs résultats et proposer de nouvelles exécutions automatiquement, sans attendre qu’un opérateur ajuste manuellement chaque étape.

Rapidus a également enrichi RAADS avec deux composants, Navigator et Indicator, conçus pour identifier des problèmes, contrôler la qualité du design et aider les équipes à résoudre les incidents avant d’atteindre des phases où toute modification devient beaucoup plus coûteuse.

Déjà en 2025, la société avait présenté d’autres éléments de cette plateforme, tels que RAADS Generator, destiné à générer des conceptions RTL à partir de spécifications, et RAADS Predictor, visant à anticiper les métriques de performance, de puissance et d’occupation spatiale avant la conception physique complète.

L’intégration avec Cadence transforme ces fonctions en partie d’une offre plus globale. Rapidus ne cherche pas simplement à fournir un kit de conception pour que le client travaille de manière autonome. Son objectif est d’accompagner l’ensemble du processus, de la conception à la fabrication en passant par l’encapsulation, dans un environnement unique.

Les 2 nanomètres : une composante de la proposition globale

L’élément le plus visible de Rapidus reste son procédé en 2 nanomètres utilisant des transistors à porte enveloppante, appelés GAA (Gate-All-Around). La technologie s’appuie sur les travaux menés avec IBM et est en cours d’implantation dans l’usine IIM-1 de Chitose, à Hokkaido.

En 2025, Rapidus a réussi à fabriquer des prototypes de transistors GAA en 2 nanomètres et à obtenir leurs premières caractéristiques électriques. La prochaine étape consiste à convertir ces résultats de laboratoire et de pilote en un processus stable, reproductible et à rendement suffisant pour une production commerciale.

La production en volume est prévue pour 2027. Respecter ce calendrier nécessite de finaliser le kit de conception, de valider les bibliothèques, de qualifier la propriété intellectuelle, d’améliorer les rendements et de démontrer que les designs peuvent passer des outils EDA au silicium fonctionnel sans cycles de correction excessifs.

La société arrive tard dans la course, où TSMC, Samsung et Intel disposent déjà de vastes écosystèmes clients, fournisseurs et outils. Rapidus cherche donc à se différencier non seulement par son procédé mais aussi par la rapidité avec laquelle elle peut répondre à des projets spécifiques.

Son modèle Rapid and Unified Manufacturing Service, ou RUMS, mise sur des cycles courts, un traitement individualisé des wafers et une utilisation intensive des données pour ajuster la production. L’usine recueille des informations sur chaque wafer dans le but d’améliorer les processus et d’anticiper d’éventuelles déviations.

L’IA appliquée à la conception s’inscrit dans cette logique. Si RAADS peut relier les données des outils aux caractéristiques réelles de fabrication, Rapidus pourrait réduire l’écart entre la conception et la production du chip.

HBM4 et interconnexions rapides pour les accélérateurs d’IA

La stratégie de Rapidus relie également la logique en 2 nanomètres à la mémoire haut débit HBM4 et aux interfaces nécessaires à la constitution d’accélérateurs d’intelligence artificielle.

Sa collaboration avec Cadence comprend l’accès à la propriété intellectuelle pour HBM4, des liens SerDes de 224 Gbit/s et PCIe 7.0. Ces composants sont cruciaux, car la performance d’un accélérateur moderne dépend autant de ses unités de calcul que de la vitesse de transfert des données.

La mémoire HBM s’installe près du processeur via des encapsulés avancés, offrant un débit bien supérieur à celui de la mémoire conventionnelle. Elle constitue une pièce centrale dans les GPU et ASIC servant à entraîner et exécuter de grands modèles d’IA.

Rapidus n’a pas annoncé qu’elle produirait directement la mémoire HBM4. Son domaine d’expertise est la logique avancée. Son approche consiste à fournir un environnement où le silicium de calcul puisse être conçu avec des interfaces adaptées à la communication avec HBM4 et d’autres composants, intégrés dans le même encapsulé.

Ce différentiel est important : il ne s’agit pas d’intégrer dans une seule usine toutes les étapes de la fabrication de la mémoire, mais de faciliter la synergie entre logique, mémoire et interconnexions dans un système complet.

Le réseau interne du serveur joue également un rôle ; des interfaces haute vitesse permettent de connecter accélérateurs, CPU, mémoire et périphériques d’entrée/sortie sans que le transfert de données n’annule les bénéfices obtenus lors de la fabrication.

Le marché de l’IA a montré que réduire la taille des transistors ne suffit pas. Un chip peut avoir une capacité de calcul élevée, mais perdre en performance si la mémoire, l’encapsulation ou la connectique ne suivent pas.

Le packaging avancé, partie intégrante de la fonderie

Rapidus souhaite aussi participer au costume de chiplets via des technologies 2.5D et 3D. Au lieu de réaliser tout le système sur une seule pièce de silicium, les chiplets répartissent les fonctions entre plusieurs dies pouvant bénéficier de processus différents.

Un accélérateur pourrait combiner un chip logique en 2 nanomètres avec des blocs d’entrée/sortie issus de procédés plus matures, et des mémoires HBM fournies par d’autres partenaires. Le packaging relie ces éléments par des connexions haute densité, tout en gérant alimentation, signal et dissipation thermique.

Le packaging 2.5D place ces composants côte à côte sur un interposant, tandis que la 3D permet de les empiler verticalement via des connexions traversant le silicium. Ces deux options réduisent la distance que parcourent les données, mais posent des défis en termes de gestion thermique, de rendement de fabrication et de coût.

Rapidus collabore avec IBM pour développer des technologies d’encapsulation de chiplets pour la génération en 2 nanomètres. Elle inclut aussi des interfaces comme HBM, UCIe et SerDes dans ses futurs services de packaging.

Cette stratégie illustre que Rapidus ne vise pas uniquement à produire une seule étape de la chaîne, mais à proposer une filière intégrée alliant conception assistée par IA, fabrication avancée et assemblage final avec des chiplets.

Pour les clients de semi-conducteurs sur mesure, réduire le nombre de partenaires et d’échanges entre la conception, la fonderie et l’encapsulation peut réduire les délais. Mais cela implique aussi une responsabilité accrue : Rapidus doit prouver la qualité dans plusieurs domaines complexes, simultanément.

Une proposition ambitieuse encore en quête de clients

Le soutien financier du gouvernement japonais a permis à Rapidus de construire une usine de pointe et de signer des accords avec IBM, Cadence, Synopsys, et d’autres partenaires technologiques. Ses premiers Actionnaires incluent Toyota, Sony, SoftBank, Kioxia, NTT, NEC, Denso et MUFG Bank.

Ce financement répond en partie aux enjeux, mais une fonderie doit aussi convaincre ses clients de lui confier leurs designs clés dans un contexte où la stabilité du procédé, les rendements, la propriété intellectuelle, et la capacité de livraison sont scrutés pendant plusieurs années.

L’intégration d’InnoStack dans RAADS vise à réduire ce risque en amont, lors de la conception. Si l’environnement permet de repérer plus tôt les problèmes et d’adapter rapidement le design aux règles de fabrication, les clients pourront réaliser leurs premiers tests avec moins de ressources.

L’objectif de réduire le délai de conception de moitié doit être vu comme une finalité de ce programme collaboratif. Le résultat dépendra de la complexité du SoC, de la maturité des bibliothèques, de la qualité des données et du niveau d’intervention humaine encore nécessaire.

Rapidus ne bénéficie pas encore de la même échelle que TSMC ou Samsung. Son avantage réside dans la capacité à proposer des cycles plus courts et un accompagnement plus ciblé pour les entreprises concevant des ASIC, des accélérateurs d’IA, ou des produits hautes performances en volumes plus limités ou avec des besoins spécifiques.

L’alliance avec Cadence renforce cette orientation. Si la maîtrise du procédé en 2 nanomètres attire l’attention, la guerre commerciale entre fondeurs se joue également sur l’ensemble des éléments périphériques : outils, bibliothèques, mémoire, interconnexion, chiplets, encapsulage et rapidité à corriger un design.

Questions fréquentes

Que prévoit d’annoncer Rapidus avec Cadence ?

Les deux sociétés vont intégrer l’agent d’IA InnoStack de Cadence dans la plateforme RAADS de Rapidus, dans le but d’automatiser et de coordonner plusieurs étapes de la conception de systèmes sur puce.

Quand Rapidus commencera-t-elle la fabrication de puces en 2 nanomètres ?

L’objectif est d’atteindre la production en volume dès 2027. La société a déjà fabriqué des prototypes de transistors GAA en 2 nm, mais doit encore finaliser l’industrialisation du procédé.

Rapidus produira-t-elle de la mémoire HBM4 ?

Elle n’a pas encore annoncé la fabrication de HBM4. Sa stratégie consiste à offrir de la logique avancée, des interfaces propriétaires et des solutions d’encapsulation permettant de connecter des composants issus de différents fournisseurs dans un même système.

Quels sont les avantages du packaging avancé ?

Il permet de combiner différents chiplets et mémoires dans un même encapsulant, de réduire la distance que parcourent les données, et d’utiliser le procédé de fabrication le plus adapté pour chaque fonction.

Source : rapidus