Micron a abandonné la production de la cellule mémoire DRAM 4F², une architecture sur laquelle Samsung, SK Hynix et les fabricants chinois CXMT et YMTC comptent pour continuer à réduire la taille des mémoires. Son directeur technologique et produit, Scott DeBoer, a qualifié d’un mythe son prétendu avantage en densité lors d’un séminaire technique le 21/10/2026. Pendant ce temps, YMTC prépare un prototype de DRAM 4F² à 9 600 MT/s, et CXMT promet son premier module basé sur cette technologie avant la fin de l’année.

Les clés de la bataille pour la DRAM 4F² en 30 secondes

• Micron affirme avoir étudié la cellule 4F² pendant plus de 20 ans et ne voit pas de voie viable pour son évolution à grande échelle.
• Elle privilégiera la cellule 6F² et passera ensuite à la DRAM 3D.
• YMTC, connu pour ses NAND, développe une DRAM 4F² avec un transistor à canal vertical visant 9 600 MT/s.
• CXMT prévoit de lancer avant la fin de l’année un module DDR5 RDIMM pour serveurs basé sur la technologie 4F², sans spécifications encore communiquées.

Ce débat est particulièrement important. La DRAM rencontre depuis plusieurs années de plus en plus de difficultés à réduire la taille de ses cellules, et cette mémoire est devenue l’un des goulots d’étranglement des centres de données, notamment pour l’intelligence artificielle. La rapidité avec laquelle chaque fabricant parviendra à augmenter la densité par wafer influencera les coûts et la capacité de production dans les années à venir.

Qu’est-ce que la cellule 4F² et pourquoi offre-t-elle un potentiel de densité supérieur

Dans la DRAM, chaque bit est stocké dans une cellule composée d’un transistor et d’un condensateur. La dimension F désigne la taille minimale pouvant être fabriquée avec le procédé. La DRAM actuelle utilise des cellules 6F², où le transistor et le condensateur sont disposés côte à côte. La architecture 4F² place le transistor verticalement (d’où son nom de transistor à canal vertical, ou VCT) et positionne le condensateur au-dessus, ce qui permet à chaque cellule d’occuper un carré de 2F par 2F.

Sur le papier, une cellule 4F² occupe environ deux tiers de la surface d’une cellule 6F² sur le même nœud de fabrication, ce qui permet d’intégrer davantage de bits sur chaque wafer. La difficulté réside dans la fabrication de transistors verticaux fiables et performants à grande échelle. Samsung a présenté en 2026 une conception 4F² de 16 Gb lors de la conférence ISSCC, mais son objectif initial de production en masse pour 2028 n’est pas encore daté. SK Hynix a également décrit une plateforme 4F² avec porte verticale pour un futur nœud, selon Tom’s Hardware.

Micron abandonne la 4F² et mise sur la DRAM 3D

Micron privilégie une autre voie. Lors de son séminaire technique, la société a expliqué avoir mené plus de 20 ans de recherches sur la cellule 4F² sans voir de voie d’évolution viable. Scott DeBoer a évoqué des problèmes fondamentaux liés à sa scalabilité et a considéré que son prétendu avantage en densité par rapport à la 6F² est un mythe. Selon DIGITIMES, Micron estime que cette architecture offre des bénéfices limités au coût d’une complexité accrue.

La stratégie de Micron consiste à prolonger la durée de vie de la cellule 6F² sur plusieurs générations avant de passer à la DRAM 3D, qui empile les cellules verticalement, comme la mémoire NAND. Selon les informations après le séminaire, son usine de Boise (Idaho) commencera la production en masse de DRAM sur nœud 1-delta au second semestre 2027, après le nœud 1-gamma actuel. Ses premières architectures 3D, nommées 3D1 et 3D2, arriveront lors de générations ultérieures, entre les nœuds 1-zeta et 1-eta. Ce sont des plans de l’entreprise, sans date précise pour la DRAM 3D.

YMTC et CXMT accélèrent avec la 4F²

Les fabricants chinois poursuivent une voie différente. YMTC, qui s’est imposé dans le secteur du NAND et prépare son IPO à Shanghai, souhaite introduire la technologie Xtacking dans la DRAM. Selon Counterpoint Research, citée par Wccftech, elle développe depuis octobre 2025 une LPDDR5 de 16 Gb à 7 500 MT/s, avec une production d’environ 5 000 wafers par mois. La version suivante, visant 9 600 MT/s, utiliserait une cellule 4F² avec transistor vertical, et serait fabriquée en masse dans leur Fab 3, sans date précise. La revue Cloud a expliqué comment YMTC cherche à concurrencer Samsung dans les SSD d’entreprise.

CXMT, le plus grand fabricant chinois de DRAM, est un peu plus avancé dans son calendrier. Son président, Cao Kanyu, a annoncé que son premier produit 4F², un module DDR5 RDIMM pour serveurs, sera lancé avant la fin 2026. La société appelle sa conception de transistor vertical Vertical Surrounded Gate, a présenté une matrice de 8 Gb lors du congrès IEDM 2023, et détient plus de 300 familles de brevets dans ce domaine. Toutefois, elle n’a pas encore précisé les vitesses, capacités ou volumes. Certains médias sud-coréens pensent que ses premiers produits pourraient utiliser la technologie 4F² de façon partielle. CXMT, qui selon TrendForce représentait 9,5 % des revenus mondiaux de DRAM au deuxième trimestre, cherche à renforcer sa position dans cette bataille mémorielle qu’engagent la Chine et d’autres acteurs.

Pour les fabricants chinois, la technologie 4F² a un avantage supplémentaire : elle permet d’augmenter la densité sans dépendre autant de la réduction de la dimension minimale de fabrication, un domaine limité par les restrictions à l’exportation d’équipements de lithographie avancée. Ce point est souligné par des analystes du secteur ; cependant, les entreprises ne l’ont pas toujours explicité dans leurs annonces. Fred Chen, expert en semi-conducteurs cité par Wccftech, pense que si CXMT résout ses problèmes liés à la 4F², elle pourrait faire évoluer sa fabrication d’un processus efficace 1c à 1d.

Questions fréquentes

Qu’est-ce que la DRAM 4F² ?

Il s’agit d’une architecture de cellule où le transistor est placé en vertical sous le condensateur, occupant environ deux tiers de la surface d’une cellule 6F² classique.

Pourquoi Micron abandonne-t-elle la 4F² ?

Après plus de 20 ans de recherche, Micron estime qu’aucune voie de scalabilité viable n’est identifiable et que son avantage en densité est limité par rapport au coût supplémentaire. Elle préfère continuer à étendre la cellule 6F² puis passer à la technologie DRAM 3D.

Que prépare YMTC en matière de DRAM ?

Selon Counterpoint, une LPDDR5 de 16 Gb à 7 500 MT/s est déjà en phase d’essai, et une version future à 9 600 MT/s utilisant une cellule 4F² avec transistor vertical est en développement, sans date de mise sur le marché définie.

Quand la première DRAM 4F² de CXMT sera-t-elle disponible ?

Son président a annoncé qu’un module DDR5 RDIMM pour serveurs sera lancé avant la fin 2026, mais sans spécifications publiques à ce jour.

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