La course à l’IA réorganise les rapports de force dans l’industrie des semi-conducteurs. Pendant des années, tout le monde regardait les nœuds avancés et la capacité de TSMC, Samsung ou Intel à produire du silicium dense. Ce goulot reste réel, mais il ne suffit plus à lui seul pour déterminer qui peut livrer des accélérateurs IA dans les délais. Le nouveau point de tension se situe plus bas dans la chaîne : l’emballage avancé, la mémoire HBM, les substrats ABF et les tests. C’est là qu’interviennent les OSAT (outsourced semiconductor assembly and test).
Le goulot migre du wafer vers le packaging
Les accélérateurs IA modernes ne sont plus des circuits monolithiques. Ils intègrent des chiplets, plusieurs dies de calcul, des stacks HBM, des interposers et des substrats multi-couches. La fabrication du die reste complexe, mais le vrai défi est l’assemblage de ces composants avec des contraintes de performance, de bande passante, d’efficacité énergétique et de fiabilité.
Santiago & Company résume la situation : l’avantage en calcul IA ne se gagne plus seulement dans l’usine de wafers, mais dans l’infrastructure qui convertit le silicium en systèmes déployables. Leur analyse indique que le goulot a glissé vers la pile d’intégration physique, c’est-à-dire emballage avancé, HBM, substrats ABF, tests et refroidissement. Un chiffre frappe : les principaux concepteurs de puces IA auraient concentré environ 90 % de l’approvisionnement mondial en CoWoS et HBM en 2025, tout en ne représentant que 12 % de la production de dies logiques avancés. Le silicium n’est pas forcément l’élément limitant principal. Le marché du back-end des puces croît précisément parce que ce marché est sous tension.
| Couche | Avant l’IA | Avec la demande IA |
|---|---|---|
| Nœud de fabrication | Principal goulot | Toujours critique, mais insuffisant seul |
| HBM | Composant spécialisé | Élément central des accélérateurs |
| Emballage avancé (CoWoS) | Processus d’intégration | Goulot stratégique réservé à l’avance |
| Substrats ABF | Matériau discret | Facteur de coût et de disponibilité |
| Tests et burn-in | Phase finale | Porte de sortie du produit |
| OSAT | Service externalisé | Capacité rare avec pouvoir de négociation |
CoWoS, HBM, ABF : les trois verrous
TSMC prévoit une capacité interne de CoWoS de 127 000 wafers par mois fin 2026, et des fournisseurs indépendants comme ASE Technology pourraient ajouter 40 000 wafers supplémentaires. Mais une grande partie de cette capacité est déjà engagée. Selon Santiago & Company, NVIDIA aurait réservé plus de la moitié de la capacité CoWoS de TSMC pour 2026-2027, soit 800 000 à 850 000 wafers pour ses déploiements Blackwell Ultra et Rubin. Les autres clients — fabricants d’ASIC, clouds plus petits — se partagent l’espace restant.
La mémoire HBM ajoute une couche de tension. Les accélérateurs doivent rapprocher mémoire et calcul pour ne pas être limités par la bande passante, ce qui oblige à intégrer plusieurs stacks HBM dans des packages de plus en plus volumineux. Comme le montre l’intégration mémoire 3D WoW de TSMC et Winbond, les frontières entre fabrication de puces et packaging s’effacent.
Les substrats ABF sont le troisième verrou. Un accélérateur avancé peut consommer dix fois plus de matériau ABF qu’un processeur standard. Les substrats multi-couches peuvent représenter entre 30 % et 40 % du coût des matériaux du package. Et la chaîne est concentrée : Unimicron, Ibiden et Shinko Electric contrôlent environ 75 % du marché mondial de ces substrats.
Plus de capacité, mais pas à temps pour tous
L’industrie investit. TSMC, les OSAT, les fournisseurs de mémoire et les fabricants de substrats élargissent leurs lignes. Mais les nouvelles capacités ne se déploient pas en quelques semaines. Pour les substrats, une extension prend entre 18 et 24 mois, à cause des contraintes d’équipements et de salles blanches. IDTechEx prévoit que l’emballage avancé pour le HPC crîtra de 30 % par an entre 2026 et 2037.
C’est ce décalage temporel qui donne du pouvoir aux OSAT. Si les commandes remplissent la capacité jusqu’en 2027, le marché change de nature : les clients doivent réserver à l’avance, s’engager sur des volumes et accepter des conditions plus strictes. TSMC l’a déjà fait avec ses hausses de prix sur les nœuds 3 nm, qui illustrent comment la rarité se traduit directement en pouvoir tarifaire.
Le risque du yield : quand une pièce défaillante coûte tout le package
L’emballage avancé souleve un problème de yield multiplicatif. Dans un circuit monolithique, un défaut affecte un seul die. Dans un package hétérogène intégrant logique, HBM, interposer et substrat, une défaillance dans une seule pièce peut rendre tout l’ensemble inutilisable.
Santiago & Company donne un exemple concret : pour un système Blackwell type à 40 000 $, une ligne de conditionnement avec un yield de 60 % pousserait le coût effectif par unité fonctionnelle à environ 66 600 $. C’est pourquoi le pré-tri des dies, les tests thermiques et le burn-in ne sont pas des étapes optionnelles. Ce sont eux qui déterminent combien d’accélérateurs sortent réellement prêts à être déployés.
Impact direct sur les clouds et les data centers
Si l’emballage se tend et que la capacité doit être réservée plusieurs années à l’avance, les accélérateurs IA prennent plus de temps pour arriver et coûtent plus cher. Les hyperscalers disposant de ressources financières importantes réservent plus tôt. Les fournisseurs plus petits et les entreprises cherchant à déployer une infrastructure IA hors des circuits principaux se retrouvent en position défavorisée.
TrendForce anticipe qu’en 2027, la pénurie sévère en packaging 2.5D pourrait s’atténuer légèrement, grâce à l’expansion de CoWoS. Mais « légèrement » ne signifie pas normalisation : si la demande IA continue de croître, la pression sur l’emballage fera de même. Le coût final de l’IA dépend bien plus du circuit physique qui la rend possible que du seul prix de la GPU.
L’industrie des semi-conducteurs entre dans une phase moins visible mais plus déterminante que la simple course aux nœuds. La vraie question n’est plus uniquement « quel nœud ? ». C’est « qui a réservé la capacité CoWoS, quel substrat est disponible, quel OSAT peut intégrer, et quel yield est atteignable ? »
Questions fréquentes sur les OSAT et l’emballage avancé IA
Qu’est-ce qu’un OSAT ?
Un OSAT (Outsourced Semiconductor Assembly and Test) est une entreprise spécialisée dans l’assemblage, l’emballage et les tests de puces. Elle intervient après la fabrication du die, pour intégrer les composants et valider leur fonctionnement avant expédition.
Pourquoi l’IA donne-t-elle du pouvoir de négociation aux OSAT ?
Les accélérateurs IA nécessitent un emballage avancé (CoWoS, HBM), des substrats ABF complexes et des tests exigeants. Si cette capacité est réservée jusqu’en 2027, les OSAT peuvent mieux négocier leurs prix et obtenir des engagements de volumes à l’avance.
Qu’est-ce que CoWoS ?
CoWoS est une technologie d’emballage avancée de TSMC qui intègre des circuits logiques et de la mémoire HBM dans des modules hautes performances via un interposer en silicium. C’est la plateforme dominant les accélérateurs IA haut de gamme.
Pourquoi les substrats ABF sont-ils un goulot d’étranglement ?
Un accélérateur IA avancé consomme jusqu’à dix fois plus de matériau ABF qu’un processeur standard. Le marché est concentré chez trois fabricants (Unimicron, Ibiden, Shinko). Une évolution de capacité prend 18 à 24 mois.
La pénurie d’emballage avancé sera-t-elle résolue en 2027 ?
TrendForce anticipe une légère atténuation grâce à l’expansion de CoWoS. Mais si la demande IA continue de croîtra, la normalisation complète reste peu probable. Le décalage entre montee en capacité et demande devrait persister.
