Intel Foundry a présenté une architecture permettant la fabrication de paquets de puces d’une taille pouvant atteindre 240 × 240 millimètres, des dimensions proches de celles d’une assiette, équivalant à environ 24 fois la surface maximale d’une grille conventionnelle. La société n’a pas encore produit un dispositif complet de cette ampleur, mais affirme avoir résolu un des principaux obstacles à sa réalisation : l’encapsulation de grands ensembles de chiplets sans formation de bulles ou de vides pouvant compromettre leur fiabilité.

Les clés des puces géantes d’Intel en 20 secondes

• Intel conçoit des paquets allant jusqu’à 240 × 240 millimètres pour l’IA et la superinformatique.
• L’architecture pourrait intégrer des dizaines de chiplets, de la mémoire HBM et des composants d’entrée/sortie.
• L’encapsulation sans vide a été validée dans des designs dépassant sept grilles.
• Les paquets entiers consommeraient entre 15 et 25 kW et nécessiteraient un refroidissement modulaire.
• Il s’agit de recherches avancées, non d’un produit prêt pour la commercialisation.

Les résultats proviennent de deux travaux présentés par Intel lors de la conférence IEEE Electronic Components and Technology Conference (ECTC) en 2026. L’un décrit l’architecture Hyper-Large Form Factor (HLFF) et l’autre se concentre sur le processus d’encapsulation nécessaire pour que des ensembles de cette taille puissent être fabriqués avec une fiabilité acceptable.

Cette avancée ne supprime pas tous les problèmes liés aux puces de grande taille. Intel doit encore démontrer sa capacité à produire le paquet complet, alimenter des dizaines de composants, dissiper plusieurs kilowatts de chaleur et maintenir une structure plane, susceptible de se déformer sur plusieurs millimètres. Ce qui a été accompli jusqu’à présent concerne une étape spécifique mais essentielle de cet objectif.

Du monolithe aux systèmes complets dans un seul paquet

L’industrie s’éloigne depuis plusieurs années de la fabrication de processeurs réalisés en une seule pièce de silicium.

Produire un seul chip monolithique de plus en plus grand limite le nombre d’unités réalisables par wafer, tout en augmentant la probabilité qu’un défaut rende tout le composant inutilisable. De plus, cela oblige à utiliser le même processus de fabrication pour des blocs aux besoins très différents.

Les chiplets permettent de découper le design. Les cœurs de calcul peuvent être fabriqués sur un nœud avancé, pendant que les interfaces, la mémoire cache ou certains contrôleurs utilisent des procédés plus économiques. Ensuite, toutes ces pièces sont connectées via des technologies d’empaquetage avancées.

Intel utilise déjà cette approche avec EMIB, de petits ponts de silicium intégrés au substrat, et avec Foveros, qui permet de superposer des puces verticalement. L’architecture HLFF porte cette idée à une échelle bien supérieure.

Les designs étudiés intégreraient des matrices de chiplets de calcul, des piles de mémoire à haute bande passante (HBM) et des modules d’entrée/sortie dans une seule plateforme. Les ponts EMIB-T, avec des couches métalliques inférieures à deux micromètres, offriraient des vitesses supérieures à 64 Gb/s par canal pour les connexions internes.

L’objectif est de réduire la distance entre les différents blocs et d’éviter que chaque accélérateur fonctionne comme une unité totalement séparée. Plus les chiplets et la mémoire sont proches, moins il faut d’énergie pour déplacer chaque bit, et plus le débit global peut être élevé.

Intel étudie deux configurations. La première utilise des ponts EMIB-T pour toutes les communications entre processeurs, privilégiant la performance et permettant d’introduire des liens redondants. La seconde confie une partie du trafic au substrate, avec une simplicité physique moindre, mais avec quelques concessions en termes de vitesse.

L’encapsulation autrefois un des plus grands défis

Après avoir placé les puces sur le substrat, le fabricant doit remplir l’espace réduit en dessous avec un matériau appelé underfill.

Ce composé protège les joints de soudure, répartit les tensions mécaniques et aide à éviter les défaillances lors des variations thermiques. En général, il est déposé autour du chip puis progresse par capillarité dans l’espace disponible.

Le processus devient plus complexe à mesure que la taille de l’ensemble augmente. Dans des designs antérieurs, le matériau devait parcourir environ 22 millimètres. Avec les paquets EMIB actuels, Intel travaille sur des distances supérieures à 43 millimètres.

Plus le trajet est long, plus le risque que le composé n’atteigne pas toutes les zones ou forme des bulles d’air est élevé. Ces vides peuvent devenir des points de défaillance lorsque le chip chauffe, se refroidit ou reste sous charge durant des années.

Intel a travaillé sur trois variables : la composition du matériau, sa méthode d’application et les conditions de post-cura.

L’entreprise a réduit la viscosité du underfill pour qu’il puisse se déplacer sur une plus grande distance, sans pour autant retirer trop de remplissage au point de compromettre sa résistance mécanique. Elle a aussi remplacé l’application depuis les bords par une distribution en plusieurs points, y compris entre les chiplets.

Enfin, elle a ajusté la température et la durée de la cure afin que les vides résiduels se referment après dépose. Lors des premières expérimentations, des défauts jusqu’à 3,4 millimètres de diamètre apparaissaient. Après modification du procédé, Intel a obtenu des ensembles sans vides détectables.

Intel a déjà validé des encapsulages supérieurs à sept grilles

Les travaux ne se limitent pas à des simulations.

Intel a encapsulé sans bulles un paquet EMIB de plus de cinq fois la taille d’une grille, composé de 18 chips, y compris des emplacements pour 12 piles de mémoire HBM. Le matériau a parcouru des distances supérieures à 40 millimètres.

La société a aussi obtenu des résultats sans vide dans un design EMIB composé de mosaïques dépassant sept grilles. Sur des packages tridimensionnels Foveros, elle a réalisé des encapsulés propres à des échelles de deux et quatre grilles.

La version Foveros à deux grilles a également passé des tests de fiabilité comprenant 700 cycles thermiques et plus de 1 000 heures à haute température, selon Intel. Ces résultats démontrent la faisabilité du procédé pour les tailles testées mais ne signifient pas que le paquet de 240 × 240 millimètres soit prêt pour la production en série.

Intel distingue clairement ces deux niveaux : l’encapsulation a été validée jusqu’à une échelle supérieure à sept grilles, tandis que les 24 grilles correspondent à la limite fixée par l’architecture HLFF.

L’entreprise prévoit dépasser les 12 grilles à moyen terme et étudie des formats sur panneau pouvant approcher 50 fois la surface d’une grille. Il s’agit d’objectifs de développement, non de calendriers confi rmés pour des produits commerciaux.

Un paquet de 25 kW nécessite une nouvelle conception de l’alimentation et du refroidissement

La taille n’est pas le seul défi.

Intel estime qu’un système HLFF complet pourrait consommer entre 15 et 25 kW. Un seul module nécessiterait une puissance comparable à celle de plusieurs serveurs actuels, avec des points chauds très variés selon l’emplacement des chiplets.

Une grande carte froide recouvrant toute la surface ne garantirait pas une dissipation uniforme. La solution proposée utilise des modules thermiques indépendants, chacun doté de capteurs et capable d’évacuer plus de 5 kW.

Cela permettrait d’ajuster la refroidissement pour chaque groupe de puces. Une zone avec des accélérateurs de calcul pourrait ainsi recevoir un débit d’air plus important ou fonctionner à une température inférieure à une autre dédiée à l’entrée/sortie.

L’alimentation doit également être rapprochée du silicium. Alimenter tout le système depuis les extrémités d’un paquet de 240 millimètres entraînerait des pertes et des chutes de tension. Intel propose d’intégrer des condensateurs de silicium dans le substrat et sous les puces, avec une capacité locale équivalente à un millifarad par zone correspondant à une grille complète.

Les régulateurs de tension pourraient être placés sur le paquet ou intégrés en son sein, permettant une réponse rapide aux variations de consommation lorsque des milliers de cores démarrent ou arrêtent une charge.

La déformation représente également un autre problème. Les matériaux du substrat, des puces et de l’encapsulation se dilatent différemment. Intel a modélisé une courbure allant jusqu’à sept millimètres à température ambiante, ce qui suffirait à empêcher le contact électrique ou à séparer le système de refroidissement.

Parmi les solutions envisagées figurent des anneaux de renfort plus épais, des substrats à noyau en verre, et un procédé utilisant des billes de soudure de différentes tailles. Lors du fonctionnement, le système de refroidissement exercerait une force dépassant 4 500 newtons pour maintenir le module pratiquement plat.

Une redondance indispensable pour rendre un chip géant fabricable

Dans un paquet d’une telle taille, la probabilité qu’une connexion présente un défaut augmente.

Jeter toute la unité à cause d’un canal défectueux reviendrait à rendre la fabrication trop coûteuse. Intel propose donc d’ajouter des voies de communication de réserve à côté des liens actifs.

Selon leurs calculs, l’incorporation de trois à quatre canaux supplémentaires par groupe de 64 augmenterait la fiabilité au-delà de 99 %, contre environ 97 %.

Une différence de deux points de pourcentage peut sembler faible, mais elle devient critique lorsque le système comporte des centaines ou des milliers de connexions. La redondance permettrait de désactiver une connexion défectueuse et d’utiliser une autre sans perdre tout le paquet.

Cela nécessite des mécanismes de test, détection et reconfiguration. Cela ajouterait aussi des surfaces et de la complexité, qu’il faut équilibrer avec le coût de fabrication de pièces de rechange qui pourraient rester inutilisées.

Les puces géantes auront aussi besoin d’une optique coempaquetée

Le transfert de données à l’intérieur du boîtier ne représente qu’une partie du problème. Une plateforme de cette ampleur devra communiquer avec d’autres accélérateurs, systèmes de stockage et réseaux externes.

Intel estime que les connexions électriques traditionnelles rencontreraient des difficultés pour atteindre l’objectif prévu de 448 Gb/s par canal hors du paquet. Parmi les solutions envisagées figurent des câbles en cuivre coempaquetés et l’optique coempaquetée, appelée CPO.

L’optique permettrait de placer les moteurs photoniques à proximité des chiplets et de réduire les longueurs de signal électrique. La fibre transporterait ensuite le trafic vers d’autres systèmes avec moins de pertes et moins de consommation que les pistes en cuivre longue distance.

Cette intégration montre que le paquet HLFF ne peut pas être considéré comme un simple processeur isolé. Alimentation, refroidissement, mémoire, interconnexion et optique doivent être conçus de concert.

Rio Rancho s’impose dans la stratégie d’Intel Foundry

Intel développe une partie de ces technologies dans ses installations de Rio Rancho, au Nouveau-Mexique, où opère la fabrique Fab 9, dédiée à l’emballage avancé.

L’entreprise a investi dans le centre pour accroître la production de Foveros et d’autres technologies d’intégration. Rio Rancho, qui fabriquait initialement des wafers de six pouces dans les années 1980, est devenue l’un des principaux centres d’Intel aux États-Unis pour l’emballage.

Les travaux présentés lors de l’ECTC renforcent une partie de la stratégie d’Intel Foundry, qui ne se limite pas à la fabrication de transistors. La société souhaite offrir des procédés, de l’assemblage avancé, des interconnexions et des services d’intégration pour des produits conçus par des tiers.

TSMC, Samsung, ASE, Amkor et d’autres fabricants élargissent également leurs capacités d’empaquetage. La demande croissante pour des accélérateurs IA a transformé des technologies comme CoWoS, EMIB et Foveros en limites importantes pour la production, au même titre que les nœuds lithographiques.

Intel a franchi une étape concrète en démontrant l’encapsulation sans vide à une échelle supérieure à sept grilles. Cependant, elle n’a pas encore produit le paquet de 24 grilles ni résolu publiquement tous les éléments nécessaires à sa fabrication à grande échelle.

Ce progrès indique, néanmoins, vers où se dirige l’industrie : les futurs puces pour l’IA ressembleront moins à une seule pièce de silicium et davantage à un système complet assemblé dans un boîtier. La limite ne sera plus seulement celle de la capacité de lithographie, mais aussi celle du nombre de chiplets pouvant être connectés, alimentés et refroidis en tant qu’unité intégrée.

Questions fréquemment posées

Intel a-t-elle déjà fabriqué un chip de 240 × 240 millimètres ?

Non. Intel a présenté une architecture envisageant cette taille et a validé des processus d’encapsulation pour des paquets dépassant sept grilles. La conception complète de 240 × 240 millimètres est encore en phase de recherche.

Que signifie dépasser la limite de la grille ?

La limite de la grille définit la surface maximale qu’une machine lithographique peut exposer en une seule opération. L’empaquetage avancé permet de combiner plusieurs chips fabriqués séparément pour former un système dont la surface totale dépasse cette limite.

Quelle est la consommation énergétique de ces paquets ?

Intel estime qu’une plateforme HLFF complète pourrait consommer entre 15 et 25 kW, nécessitant une alimentation intégrée et un refroidissement liquide modulaire.

À quoi serviraient les puces géantes d’Intel ?

Cette architecture vise principalement les accélérateurs d’intelligence artificielle, la superinformatique et les systèmes de calcul haute performance, où il est crucial de rassembler beaucoup de calculs et de mémoire HBM.

Source : linkedin