La mémoire est devenue l’un des principaux goulots d’étranglement de l’intelligence artificielle. Pendant des années, l’attention s’est portée sur les GPU et les accélérateurs, mais la performance réelle de nombreux systèmes dépend de plus en plus de la rapidité à laquelle on peut déplacer les données. C’est là que la HBM s’est imposée. C’est aussi dans ce contexte qu’Intel et SAIMEMORY, filiale de SoftBank, préparent ZAM (Z-Angle Memory), une nouvelle architecture mémoire 3D à haut débit dont la présentation au symposium VLSI 2026 a suscité l’intérêt du secteur.
ZAM n’est pas encore un produit commercial ni une mémoire prête à intégrer les serveurs des hyperscalers. C’est une technologie en développement avec des ambitions claires : plus de bande passante, une densité accrue et une consommation moindre par rapport aux solutions HBM actuelles. Une démonstration en laboratoire est une chose, la production en volume avec une fiabilité industrielle en est une autre. Le secteur le sait, et c’est pourquoi l’attention est réelle mais mesurée.
Ce que propose ZAM face à la mémoire HBM
La HBM domine le segment des mémoires haute performance grâce à ses piles de DRAM très proches du processeur, avec une interface extrêmement large. Solution coûteuse et complexe, elle répond bien aux besoins du calcul IA. La norme HBM4, déjà publiée, atteint jusqu’à 2 To/s par pile et 64 Go par empilement dans ses configurations maximales.
ZAM aborde le même problème avec une architecture différente. Selon la documentation du symposium VLSI 2026, des chercheurs de SAIMEMORY, Intel, PSMC et AP Memory présenteront une DRAM 3D à haut débit basée sur une structure multi-wafer, avec une architecture via-in-one TSV et union par fusion. Chaque couche métallique du cube empilé de huit couches est connectée directement au bus TSV, dans le but d’améliorer l’intégrité du signal et l’alimentation. Les chiffres clés : environ 0,25 Tb/s/mm² de densité de bande passante, substrats de 3 µm par couche, 13 700 TSV par die dans une architecture 1+8 (logique + huit couches DRAM).
Les données qui circulent suggèrent que ZAM pourrait doubler le débit de HBM4 dans certaines configurations. Cette comparaison demande de la prudence : la densité de bande passante décrite est une métrique d’architecture, pas une spécification commerciale définitive. Pour une comparaison équitable avec HBM4 ou HBM4E, il faudra connaître la capacité finale, la performance soutenue, la consommation réelle, le coût de fabrication et le comportement thermique en systèmes complets.
| Technologie | Statut | Bande passante citée | Capacité citée | Défi principal |
|---|---|---|---|---|
| HBM4 | Norme publiée | Jusqu’à 2 To/s par pile | Jusqu’à 64 Go par pile | Coût, approvisionnement et complexité d’emballage |
| ZAM | Développement et démo technique | ~0,25 Tb/s/mm² en densité | Non finalisée comme produit | Production en volume et validation en systèmes réels |
Une initiative industrielle ancrée dans la stratégie japonaise
La collaboration Intel-SAIMEMORY n’est pas opportuniste. En février 2026, SoftBank a annoncé un accord entre sa filiale et Intel pour commercialiser ZAM comme technologie de nouvelle génération à haute capacité, haut débit et faible consommation. Le calendrier : prototypes pour l’exercice clos le 31 mars 2028, commercialisation potentielle dès l’année fiscale 2029. Ce positionnement place ZAM sur un horizon de moyen terme, sans concurrencer les HBM3E actuelles ni les premières HBM4 qui arrivent.
Intel apporte son expertise en emballage avancé et en interconnexion. SoftBank cherche à peser dans l’infrastructure IA depuis le Japon, pas seulement comme investisseur mais comme moteur de technologies fondamentales. SAIMEMORY a été créée en décembre 2024 pour travailler sur la mémoire de nouvelle génération, dans la ligneée de la stratégie japonaise de regagner du poids dans les semi-conducteurs avancés.
L’enjeu géopolitique est aussi présent. La chaîne d’approvisionnement de la HBM est très concentrée : SK hynix, Samsung et Micron en contrôlent l’essentiel. Pour les entreprises qui investissent des milliards dans des datacenters IA, toute alternative réduisant la dépendance, la consommation ou le coût mérite attention. SK hynix est déjà dans une position dominante sur le marché HBM pour l’IA : ZAM n’aurait pas besoin de faire disparaître ce marché pour être pertinente. Devenir une option viable dans certains designs d’accélérateurs ou de systèmes HPC suffirait.
Le vrai test : fabriquer ZAM à grande échelle
L’architecture verticale de ZAM est sa partie la plus prometteuse. En réduisant les distances internes et en intégrant des TSV de façon plus directe, elle vise à transférer les données avec moins d’énergie et à améliorer la dissipation thermique. C’est particulibrement important dans les datacenters, où consommation électrique, refroidissement et densité par rack conditionnent déjà le déploiement des nouveaux clusters.
L’histoire des semi-conducteurs est ponctuée de technologies brillantes qui ont mis des années à atteindre une production viable ou qui ne l’ont jamais atteinte. Le packaging 3D, les unions par fusion, l’amincissement extrême des wafers et la validation de milliers d’interconnexions par couche ne sont pas des défis anodins. La fiabilité à long terme, la gestion des défauts et la compatibilité avec des contrôleurs et accélérateurs réels seront tout aussi cruciaux que le débit maximal afficché. Et la chaîne d’approvisionnement en matériaux pour packaging avancé — déjà sous pression avec des délais allonggés sur les CCL pour semi-conducteurs IA — complique encore le calendrier.
Un débat subsiste sur le noeud de fabrication pour la partie DRAM, notamment en raison de la participation de PSMC. Certains évoquent l’idée que ZAM pourrait s’appuyer sur des procédés moins avancés que les HBM récentes, en compensant par l’architecture et le packaging. Pour l’instant, le résumé technique confirme l’architecture, les TSV et les métriques de bande passante, mais ce n’est pas encore une lecture industrielle complète.
La lecture réaliste : ZAM ouvre une voie, sans détrôner la HBM à court terme. La HBM dispose de normes établies, de fournisseurs solides, de clients et de designs en cours chez NVIDIA, AMD, Google et Intel. ZAM doit encore passer d’une architecture prometteuse à un composant fabriqué, intégrable et compétitif. Si elle y parvient, plus d’alternatives à haut débit atténueront la pression sur le marché des accélérateurs IA et pourront réduire la consommation liée au transfert massif de données. Ce qui est certain : la prochaine bataille de l’IA se jouera autant au niveau de la mémoire que des cœurs de calcul.
Questions fréquentes
Qu’est-ce que ZAM ?
ZAM (Z-Angle Memory) est une architecture de mémoire DRAM 3D en développement par SAIMEMORY (filiale de SoftBank) avec Intel. Elle vise un haut débit, une haute densité et une faible consommation pour les systèmes IA et HPC, à présenter au symposium VLSI 2026.
ZAM remplacera-t-elle la HBM ?
Pas à court terme. La HBM est déjà standardisée et intégrée dans les accélérateurs actuels. ZAM doit encore prouver sa viabilité industrielle. Elle vise plutôt un positionnement complémentaire ou concurrent sur un horizon 2029.
Quand ZAM pourrait-elle être commercialisée ?
Des prototypes sont prévus pour l’exercice clos le 31 mars 2028, avec une commercialisation potentielle dès l’année fiscale 2029, selon SoftBank et SAIMEMORY.
Pourquoi la bande passante mémoire est-elle critique pour l’IA ?
Les grands modèles IA déplacent d’énormes volumes de données entre la mémoire et les accélérateurs. Une bande passante plus élevée avec une consommation moindre améliore les performances globales, réduit la dépense énergétique et permet des systèmes plus denses dans les datacenters.
