Huawei vise à démontrer que l’empilement logique en trois dimensions n’a pas besoin de transformer un processeur en un problème thermique insurmontable. La société a publié de nouvelles données concernant son Kirin 2026, le premier SoC mobile à utiliser son architecture LogicFolding sous la loi d’échelle Tau (τ). Selon Huawei, cette approche aurait permis d’augmenter la densité de transistors d’environ 55 % tout en réduisant la consommation dans plusieurs blocs du chipset, à performance équivalente. L’objectif est d’aller au-delà du simple scaling classique basé uniquement sur la miniaturisation des transistors.

Les grandes lignes du Huawei Kirin 2026 en 20 secondes

• Huawei affirme que LogicFolding accroît la densité du Kirin 2026 d’environ 55 % par rapport au Kirin 9030 Pro.
• L’architecture divise la logique en couches actives connectées verticalement par hybrid bonding.
• À performance équivalente, la société déclare une réduction de 66 % de la consommation pour le NPU, 58 % pour le GPU, et 41 % pour le cœur CPU haute performance.
• Le défi principal demeure la gestion de la chaleur, l’alignement, la fabrication, et les outils EDA.

Ce concept a été présenté publiquement par Huawei lors de 2026, puis développé dans une seconde version de l’étude A time scaling theory for multi-layer electronic systems, publiée sur ChinaXiv. Il s’agit d’un préprint, ce qui signifie que les résultats annoncés ne constituent pas encore une validation indépendante ni des tests effectués sur des appareils commerciaux par des laboratoires externes.

Cette prudence est d’autant plus nécessaire que Huawei présente Tau Scaling comme étant plus qu’une simple technique d’encapsulation. L’idée est de changer le paradigme d’amélioration : plutôt que de mesurer le progrès uniquement par la réduction physique d’un transistor, il s’agit de diminuer le temps nécessaire à la transmission de l’information à travers le dispositif, les circuits, le chipset, et le système en général.

LogicFolding : raccourcir les câbles plutôt que toujours réduire la taille des transistors

L’implémentation la plus visible de cette approche est LogicFolding.

Les puces tridimensionnelles ne sont pas neuves. L’industrie utilise déjà depuis des années des empilements dans des mémoires comme HBM, et développe des technologies de plus en plus sophistiquées pour placer plusieurs dies dans un même boîtier. La grande nouveauté ici est l’empilement de logique active, ce qui génère généralement beaucoup plus de chaleur que la mémoire.

Huawei propose de diviser les circuits numériques, analogiques et mémoire entre différentes couches actives, reliées par des liens verticaux extrêmement denses.

Selon les données publiées, le Kirin 2026 utilise un pas de hybrid bonding d’1,5 micron et environ 50 millions d’interconnexions verticales. Entre 10 % et 15 % de ces connexions seraient dédiées au transport de signaux. Huawei indique également que le silicium de tests pour le Kirin 2027 a déjà réduit cette distance à 1 micron, avec plus de 100 millions de connexions verticales.

L’objectif ne se limite pas simplement à doubler la surface de silicon

En répartissant un circuit entre deux couches, une connexion qui auparavant parcourait une distance horizontale relativement longue peut devenir un lien vertical beaucoup plus court. Huawei affirme que LogicFolding réduit d’environ 20 % la longueur habituelle des interconnexions, et que certaines routes critiques peuvent être raccourcies jusqu’à 70 %.

Cela est crucial car déplacer l’information consomme aussi de l’énergie.

Plus une ligne métallique est longue, plus sa résistance et sa capacité parasite peuvent augmenter. Charger et décharger ces interconnexions des milliards de fois par seconde représente une part importante de la consommation énergétique d’un processeur moderne.

Tau Scaling vise à récupérer cette énergie en réduisant simplement les distances parcourues.

Le Kirin 2026 met à l’épreuve la grande objection : la chaleur

Le principal défi intervient dès lors que l’on ajoute une autre couche active.

Si davantage de logique est concentrée dans le même espace et qu’une couche est physiquement plus éloignée du dissipateur thermique, on peut s’attendre à une densité thermique plus élevée et à des températures plus difficiles à maîtriser.

C’est précisément cette objection que Huawei tente d’adresser avec ses nouvelles données.

Selon ses mesures, la densité de transistors du Kirin 2026 passe de 155 millions de transistors par mm² pour le Kirin 9030 Pro à 238 millions par mm², soit une augmentation d’environ 53-55 %, selon la méthode de calcul.

Mais Huawei affirme que cette augmentation ne s’accompagne pas nécessairement d’une hausse de consommation.

En comparant le cœur CPU haute performance à performances équivalentes, la tension serait passée de 1,1 V à 0,9 V, tandis que la consommation normalisée aurait diminué de 41 %. Parallèlement, la surface normalisée aurait été réduite de 37,5 %, ce qui induirait une densité de puissance inférieure d’environ 5,6 %.

Les données de septembre étendent cette comparaison à d’autres blocs.

Huawei annonce une réduction de 66 % de la consommation dans le NPU, de 58 % dans le GPU, et de 41 % dans le cœur CPU haute performance, toutes à performances comparables. Concernant le NPU, l’entreprise indique avoir maintenu 29 TOPS tout en diminuant sensiblement la fréquence et la tension, avec une baisse de 73 % de la densité de puissance.

Ce sont des chiffres impressionnants, mais ils doivent être interprétés comme des résultats obtenus par Huawei dans des scénarios de performance iso-ressources.

Tau ne transforme pas automatiquement l’intégration 3D en une technologie à faible consommation.

L’explication même de Huawei reconnaît qu’il s’agit d’une loi d’échelle temporelle, non énergétique. Si l’économie réalisée en raccourcissant les routes est utilisée pour augmenter les fréquences plutôt que pour réduire les voltages, la consommation et la température pourraient à nouveau croître.

L’intégration thermique devient partie intégrante de l’architecture

LogicFolding oblige également à concevoir le processeur dès le départ en tenant compte de la gestion thermique.

Huawei décrit une approche de floorplanning thermique-aware, où les différentes unités sont réparties entre les couches après étude de leurs cartes thermiques. Les blocs à forte consommation ne doivent pas être empilés directement les uns sur les autres si cela crée des points chauds difficiles à évacuer.

Ce détail est essentiel car il montre que la résolution du problème thermique ne dépend pas uniquement de l’utilisation de matériaux de refroidissement plus performants.

Il s’agit d’une combinaison d’architecture, de gestion du voltage, de la distribution physique, de connectivité verticale et d’encapsulation.

Pour les futures générations avec davantage de couches, Huawei envisage des solutions encore plus avancées. La documentation associée à Tau Scaling V2 évoque des couches dissipatrices en diamant synthétique déposé par CVD et des microcanaux internes pour une refroidissement liquide fluoré. L’objectif théorique serait de gérer des densités de puissance allant jusqu’à 300 W/cm² dans des configurations destinées à l’intelligence artificielle.

Ces technologies font partie de la feuille de route, mais ne doivent pas être confondues avec des caractéristiques commerciales confirmées du Kirin 2026.

Huawei cherche à augmenter la densité sans dépendre uniquement de la lithographie avancée

Le contexte industriel explique également l’intérêt pour cette approche.

Huawei fait face à des restrictions concernant l’accès à certaines technologies occidentales de fabrication de semi-conducteurs et ne peut compter sur la même facilité que d’autres concepteurs utilisant les nœuds de TSMC, notamment les plus avancés.

LogicFolding offre une alternative pour compenser cette faiblesse, en transférant une partie de la concurrence du transistor vers l’architecture et l’intégration 3D.

Futurum Group souligne que le pas de 1,5 micron annoncé par Huawei serait une avancée technique significative si cette technologie pouvait être déployée à grande échelle, même si Intel et TSMC maintiennent une avance en processus avancés et développent leurs propres technologies d’hybrid bonding.

Cela limite l’interprétation de Tau Scaling comme étant une simple substitution à la lithographie traditionnelle.

Huawei ne prévoit pas forcément d’abandonner la réduction géométrique. La stratégie consiste à combiner les améliorations de procédé disponibles, la réduction des distances, l’intégration verticale et la refonte du déplacement des données.

Ce qui reste à démontrer, c’est si cette méthode peut être fabriquée avec de bons rendements, à des coûts compétitifs, et avec une uniformité suffisante.

L’intégration wafer-to-wafer présente ses propres défis : déformation des lingots, précision d’alignement, défauts de bonding, et perte de chips valides lorsque l’une des couches présente des défauts.

Huawei reconnaît qu’il subsiste des défis en termes de pas d’union, warpage, précision d’overlay, et adaptation des outils EDA, avec un travail à poursuivre durant les trois à cinq prochaines années.

De Kirin à Ascend : l’expansion ne se limite pas aux smartphones

Huawei considère le Kirin 2026 comme une première étape dans une stratégie bien plus large.

La version V2 de Tau Scaling intégrera également l’intégration LogicFolding dans les futures générations de processeurs Ascend, destinés à l’intelligence artificielle. TrendForce indique que la feuille de route prévoit d’introduire cette architecture autour de 2030, et d’évoluer vers des configurations avec trois ou plusieurs couches actives.

Le plan prévoit également de réduire graduellement le pitch du hybrid bonding en dessous de 1 micron et de dépasser 200 millions de connexions verticales.

Sur le papier, cela permettrait d’approcher la densité d’interconnexion entre couches de celle du câblage interne du chipset. Les couches ne seraient plus considérées comme des dies indépendants, mais comme une seule structure logique tridimensionnelle cohérente.

C’est probablement cette idée qui rend Tau Scaling si séduisant.

Huawei ne se contente pas de dire qu’il peut empiler des chips. L’industrie sait déjà le faire.

Sa volonté est que la connexion entre deux couches soit suffisamment dense pour que la dimension verticale devienne une partie routinière du tracé du circuit.

Le Kirin 2026 sera une première tentative pour explorer l’étendue de cette idée.

Les chiffres de densité et de consommation annoncés par Huawei sont prometteurs, mais il reste des éléments essentiels à valider : tests indépendant, performance thermique soutenue en usage réel dans un smartphone, rendements de fabrication, coûts, et comparaison avec des processeurs produits par des nœuds plus avancés.

Si ces éléments confirment les affirmations initiales, LogicFolding pourrait démontrer que le futur du scaling ne dépend pas uniquement de la réduction de la taille des transistors en nanomètres.

Il pourrait aussi consister à parcourir moins de distance.

Questions fréquemment posées

Qu’est-ce que la Tau Scaling Law de Huawei ?

C’est une proposition de scaling qui utilise le temps et la latence du déplacement de l’information comme références d’optimisation, plutôt que de compter uniquement sur la réduction de la taille physique des transistors.

Qu’est-ce que LogicFolding ?

C’est une architecture d’intégration 3D qui distribue différentes parties d’un même circuit entre plusieurs couches actives, reliées par hybrid bonding à haute densité pour raccourcir les chemins de signaux.

Le Kirin 2026 consomme-t-il moins malgré une densité accrue de transistors par mm² ?

Huawei affirme que oui dans certains tests à performances équivalentes. La société indique une augmentation d’environ 55 % de densité, avec des réductions de consommation de 41 % pour le CPU, 58 % pour le GPU, et 66 % pour le NPU. Ces résultats doivent encore être validés indépendamment.

Huawei a-t-il résolu définitivement le problème thermique des puces 3D ?

Pas encore. Les premiers résultats montrent que la réduction du voltage et des distances peut compenser une partie de l’augmentation de densité, mais les défis liés au refroidissement, à la fabrication, à l’alignement, à l’EDA, et à l’échelle multi-couches restent ouverts.