Huawei ne présente pas uniquement le Kirin 2026 comme une nouvelle génération de puce mobile. Sur le papier, il s’agit d’une démonstration que des améliorations en termes de performance, de densité et d’efficacité sont encore possibles sans se limiter à réduire la taille des transistors en nanomètres. La véritable innovation réside dans une idée qui commence à faire son chemin dans toute l’industrie : si l’ascension horizontale devient de plus en plus difficile, il faut alors se tourner vers l’ascension verticale.

Un document technique publié par Tingbo He, responsable du secteur des semi-conducteurs chez Huawei, décrit une méthodologie appelée LogicFolding. Celle-ci consiste à diviser les circuits numériques, analogiques et la mémoire en couches actives superposées, reliées par hybrid bonding wafer-to-wafer. Cette approche s’inscrit dans une vision plus large que Huawei nomme τ scaling, qui consiste à mesurer le progrès non seulement par la taille des transistors, mais aussi par la réduction du temps nécessaire au déplacement et au traitement des données à l’intérieur du système.

L’analyse du secteur est claire : Huawei reste limité par les restrictions d’accès à la lithographie la plus avancée, mais essaie de compenser cette limite par un empaquetage avancé, une intégration 3D et des interconnexions verticales très denses. Ce n’est pas un raccourci magique vers les 3 nm de TSMC, mais une méthode pour exploiter davantage le potentiel de nœuds de fabrication plus matures.

Qu’est-ce que LogicFolding et pourquoi cela compte

Pendant des décennies, le progrès des puces s’est essentiellement résumé à une idée simple : rendre les transistors plus petits. Cela a permis d’augmenter la densité, la performance et de réduire le coût par transistor. Cependant, le seul document de Huawei indique que cette étape est en partie dépassée, surtout au-delà de 7 nm, où le coût unitaire ne diminue plus aussi rapidement et où la complexité de conception explose.

LogicFolding s’appuie sur une autre approche. Plutôt que d’étaler tous les blocs du circuit sur une seule surface plane, il répartit une partie de la logique et de la mémoire entre plusieurs couches actives. Ces couches sont connectées par hybrid bonding, une technique qui unit directement des surfaces métalliques — généralement en cuivre — avec une précision bien supérieure à celle des microbumps traditionnels.

L’avantage est physique : si deux blocs, auparavant séparés par plusieurs millimètres, communiquent désormais à travers quelques micromètres, la distance parcourue par le signal diminue. Cela réduit les délais, la consommation d’énergie et augmente la bande passante entre différents blocs du circuit, comme la CPU, la GPU, la NPU, les caches, le SRAM et les lignes internes de transfert de données.

Pour le Kirin 2026, Huawei indique que le pitch du hybrid bonding atteint 1,5 micromètres, et que le design n’utilise cette technologie que sur des routes critiques, sans l’appliquer à l’ensemble du System-on-Chip (SoC). En clair, la première version sera conservatrice : tout le circuit n’est pas plié, seules les zones où la réduction de distance apporte le plus de valeur sont concernées.

Selon le document, la densité de transistores progresse de 55 % en une génération, tandis que la consommation pour performance équivalente diminue de 41 %. Sur la SRAM, Huawei mentionne une hausse de plus de 40 % en fréquence de fonctionnement. Sur un noyau représentatif, la conception en double couche aurait permis de réduire de plus de 50 % le nombre de buffers d’horloge, d’améliorer le décalage d’horloge de 25 % et de raccourcir le câblage d’environ 30 %.

Ce sont des chiffres impressionnants, mais il convient de les interpréter avec prudence. Ils proviennent d’un document technique de Huawei, et non de tests indépendants de produits finis. De plus, le texte reconnaît que la gestion thermique demeure le principal défi de cette architecture.

Ce n’est pas simplement une meilleure intégration, c’est une refonte du design

Ce qui est particulièrement intéressant avec LogicFolding, c’est qu’il ne se limite pas à empiler mémoire ou cache sur la logique, comme dans certaines solutions connues dans l’industrie. L’ambition est plus profonde : considérer plusieurs couches actives comme un espace de conception continu, quasi unique.

Cela nécessite une adaptation des outils, méthodes et règles de conception. Le document précise que si le pitch de connexion verticale est trop large, le designer ne pourra que disperser de gros blocs entre différentes couches, comme si chaque étage accueillait des pièces entières. Mais si le pitch est suffisamment réduit, la fine optimisation devient possible, permettant une répartition quasi continue des cellules et des chemins entre couches.

Huawei considère essentiel que le rapport entre le pitch du hybrid bonding et celui des couches métalliques supérieures soit faible. Pour le Kirin 2026, le bonding vise 1,5 micromètre, avec l’objectif de tendre vers un rapport de 1 dans le futur. Plus la connexion verticale sera dense, moins il sera coûteux d’échanger entre couches.

Mais ce n’est pas qu’une question d’idée. La précision d’alignement doit être inférieure à 0,5 micromètre, avec des TSVs ultra compacts, une redondance intelligente pour éviter que de petits déséquilibres ne dégradent le rendement, et des outils EDA capables de gérer la conception en 3D. Le document cite d’ailleurs la chaîne d’outils 3D comme l’un des plus grands défis pour la décennie à venir.

Une réponse aux sanctions, sans remplacer complètement la litographie EUV

Il est tentant de voir dans le Kirin 2026 la façon dont Huawei aurait contourné le blocus technologique américain. La réalité est plus nuancée. Le packaging avancé peut considérablement améliorer le rendement d’un nœud existant, mais il ne transforme pas automatiquement un procédé mature en un processus équivalent aux nœuds EUV les plus avancés de TSMC, Samsung ou Intel.

Ce qu’il peut faire, en revanche, c’est réduire une partie de la différence. Si une entreprise ne peut pas accéder pleinement à l’EUV ou aux nœuds leaders, elle doit choisir entre attendre ou investir dans l’architecture, l’empaquetage, la mémoire, le logiciel et la fabrication avancée. Huawei semble opter pour cette dernière voie.

Le document présente cette démarche comme un changement de paradigme : au lieu de se limiter à la réduction de la taille en nanomètres, il s’agit d’optimiser le temps de déplacement des données à chaque étape — transistor, circuit, puce, système. Ce point de vue est pertinent pour le mobile, mais aussi pour l’IA, où la majorité de la consommation énergétique et du coût est liée au mouvement des données, plus qu’au calcul lui-même.

Le texte relie aussi LogicFolding à d’autres technologies Huawei pour les centres de données en IA, comme le Unified Bus et Hi-ONE, un moteur optique near-packaged à 8 Tb/s par module. L’idée est que le futur du matériel dépendra moins de la simple capacité de transistors, et plus de la réduction des latences et des distances dans l’ensemble de la chaîne technologique.

L’incertaine réalité : production réelle, gestion thermique et performance durable

Le Kirin 2026 pourrait être une avancée significative, mais de nombreuses questions restent en suspens. Concevoir une architecture en silicium, c’est une chose, en fabriquer des millions avec un bon rendement, un coût accessible et un comportement thermique stable dans un smartphone, en est une autre.

Superposer des couches actives complique la dissipation thermique. Dans un mobile, où chaque millimètre compte et où la gestion de la consommation doit être précise, tout gain de performance peut perdre de sa valeur si le processeur ne peut maintenir ses fréquences de façon soutenue. Huawei indique éviter d’intégrer des circuits haute puissance en empilement et privilégie une planification thermique stricte, mais seul le produit final pourra confirmer l’efficacité de cette stratégie.

L’aspect logiciel joue aussi un rôle crucial. Une NPU plus proche de la mémoire, un cache plus efficace ou un NoC plus compact peuvent énormément aider, mais c’est l’intégration du système d’exploitation, des modèles IA locaux, des applications et de la gestion de l’énergie qui déterminera si cette architecture sera réellement exploitée au maximum.

Ce qui est certain, c’est que Huawei trace une voie qui ne concerne pas uniquement ses smartphones. Toute l’industrie s’oriente vers l’intégration avancée, le packaging 3D, la synergie logique-mémoire et des interconnections plus courtes. Apple, AMD, Intel, TSMC, Samsung, SK Hynix, et d’autres acteurs mènent déjà des recherches dans cette direction : l’avenir ne consiste pas seulement à rendre le transistor plus petit, mais surtout à réorganiser le système pour que les données se déplacent moins.

Le Kirin 2026, s’il arrivera avec ces caractéristiques, ne sera pas simplement un « autre chip chinois ». Il sera une démonstration de ce que peut accomplir une stratégie basée sur le design 3D et le hybrid bonding, surtout quand l’accès aux technologies lithographiques les plus avancées est limité. Il ne comblera peut-être pas totalement l’écart avec les leaders, mais il prouve que la compétition ne se résume pas uniquement à la finesse des nœuds de fabrication.

Questions fréquentes

Qu’est-ce que LogicFolding ?
Une méthodologie développée par Huawei qui consiste à répartir circuits numériques, analogiques et mémoire entre plusieurs couches actives superposées, reliées par hybrid bonding, pour réduire les distances internes et améliorer densité, performance et efficacité.

Quelles améliorations le Kirin 2026 promet-il ?
Selon le document de Huawei, il augmente la densité de transistors de 155 à 238 millions par mm² et réduit la consommation d’énergie pour une performance équivalente de 41 % par rapport au Kirin 9030 Pro.

Est-ce que cela signifie que Huawei peut déjà rivaliser avec les puces de 3 nm ?
Pas nécessairement. LogicFolding peut contribuer à réduire la différence technologique en utilisant un empaquetage avancé, mais cela ne transforme pas directement un process mature en un équivalent des nœuds EUV les plus avancés. Ce sont deux approches distinctes.

Quel est le principal risque du stacking 3D dans les mobiles ?
La gestion thermique. Empiler des couches actives peut améliorer la communication interne, mais complique aussi la dissipation thermique si la conception n’est pas finement planifiée.

via : ChinaXiv