Cadence a obtenu la certification de ses principaux flux de conception pour le processus A14 de TSMC, une technologie que la société taïwanaise prévoit de mettre en production à grande échelle en 2028. Cet accord renforce également la collaboration sur N2P et N3P, et accélère l’intégration des outils de conception assistée par intelligence artificielle, des chiplets, et du empaquetage 3D dans des systèmes de plus en plus complexes.

Les points clés de la collaboration Cadence et TSMC A14 en 20 secondes

• Cadence a certifié ses flux numérique, de validation de conception (signoff) et de conception analogique/custom pour A14.
• Virtuoso Studio peut automatiser la migration de designs vers A14 et A16, avec jusqu’à 2,5 fois moins d’itérations, selon Cadence.
• TSMC continue de développer A14, avec une mise en production prévue en 2028, offrant plus de 20 % de densité logique supplémentaire par rapport à N2.
• UCIe-64G a déjà franchi la phase de tape-out pour A14, tandis que d’autres blocs IP sont en cours de développement.
• La collaboration s’étend également à UALink, 3DFabric, et à des systèmes intégrant des centaines de chiplets pour l’IA et le calcul haute performance.

Ce développement revêt une importance particulière pour les équipes chargées de concevoir les futurs processeurs, plutôt que pour les utilisateurs finaux de matériel aujourd’hui. La certification indique que les outils d’automatisation de la conception électronique, appelés EDA, ont été validés pour fonctionner selon les règles et exigences du processus de fabrication de TSMC. Cela permet aux designers d’avancer vers des prototypes concrets bien avant la mise en production massive des chips A14.

A14 devient une réalité concrète pour les concepteurs

Présenté par TSMC en 2025, A14 constitue le prochain processus de fabrication avancé après N2. La société prévoit une production de masse à partir de 2028, avec des améliorations significatives par rapport à N2 : jusqu’à 10-15 % de performance supplémentaire avec la même consommation, ou jusqu’à 25-30 % de réduction de consommation tout en conservant le même niveau de performance, ainsi qu’une densité de puces augmentée d’environ 20 %.

La certification de Cadence s’inscrit dans ce calendrier. Les fabricants de puces ne peuvent attendre que la technologie soit en production pour commencer à la concevoir ; ils doivent en amont adapter architectures, bibliothèques, circuits analogiques, interconnexions, règles physiques et processus de vérification.

Annoncée le 23 septembre, cette certification couvre l’intégralité du flux numérique, les outils de validation (signoff), ainsi que les flux personnalisés et analogiques pour A14 et A16. Parmi les outils intégrés figurent Innovus pour l’implémentation physique, Cerebrus pour l’optimisation par intelligence artificielle, Tempus pour la temporisation, Voltus pour l’intégrité de l’alimentation, Quantus pour l’extraction parasitaire, et Pegasus pour la vérification physique. Genus, utilisé pour la synthèse, est également habilité dans ce flux.

TSMC maintient par ailleurs un programme spécifique de certification pour ses outils EDA, couvrant A14, A16, N2P et N3C, avec des catégories allant de l’implémentation physique à la vérification, en passant par la puissance, l’électromigration, la simulation thermique, etc.

Le registre public de TSMC, consulté en juillet 2026, indiquait encore divers états de certification pour A14. Ces données, antérieures à l’annonce de septembre, ne doivent pas être considérées comme contradictoires mais comme complémentaires à la mise à jour récente.

Une migration analogique jusqu’à 2,5 fois plus efficace

L’un des chiffres marquants de cette annonce est la réduction jusqu’à 2,5 fois du nombre d’itérations nécessaires pour migrer des designs. Toutefois, cette donnée est à contextualiser avec précision.

Cadence attribue cette amélioration à Virtuoso Studio, qui automatise la génération de layout conforme aux règles de conception et la migration vers A14 et A16, notamment par l’intelligence artificielle. Selon la société, ces fonctionnalités peuvent réduire radicalement le nombre d’itérations et augmenter la probabilité de réussite dès le premier essai pour certains designs de Systeme-on-Chip (SoC) destinés à l’IA, à la HPC ou aux appareils mobiles.

Ce 2,5X ne signifie pas que le processus de conception ou de fabrication d’un chip sera 2,5 fois plus rapide. Cadence ne publie pas de design de référence ni de méthodologie précise permettant de reproduire cette statistique. Il faut donc considérer cette affirmation comme une indication sur une étape particulière du flux de conception.

La migration analogique est une étape délicate, car de nombreux circuits ne peuvent être simplement déplacés d’un nœud à un autre en re-synthetisant la conception. Blocks comme convertisseurs de données, circuits d’entrée/sortie ou systèmes d’horloges font appel à des ajustements spécifiques pour respecter les caractéristiques électriques et physiques du processus cible.

C’est ici que l’automatisation, notamment par l’intelligence artificielle, permet de réduire une partie du travail manuel. Déjà annoncé en avril, l’intégration de capacités AI dans Virtuoso Studio vise à optimiser circuits et flux de migration depuis N2 vers A14. À cette étape, A14 était encore en développement collaboratif, alors que N2 et A16 disposaient de flux certifiés.

La nouvelle certification constitue une étape supplémentaire : les capacités de conception en préparation pour A14 intègrent désormais un flux certifié, prêt à l’emploi.

A14 manque encore d’IP spécifiques

Avoir des outils certifiés ne signifie pas que toutes les propriétés intellectuelles (IP) nécessaires à la conception d’un chip A14 soient disponibles. Les équipes ont aussi besoin de blocs IP réutilisables, comprenant cellules standard, contrôleurs mémoire, interfaces, et blocs spécialisés.

Dans le cas d’A14, Cadence indique que beaucoup de ces blocs sont encore en développement. UCIe-64G, une technologie d’interconnexion chiplet-to-chiplet, a déjà atteint le tape-out, ce qui signifie que la conception a été envoyée en fabrication. En revanche, l’IP LPDDR6 est toujours en phase de développement, et Cadence prévoit disposer dès le quatrième trimestre 2026 de blocs Artisan Foundation et d’éléments pour la signalisation mixte, y compris cellules standard, GPIO, et compilateurs de mémoire.

Il est important de noter que le terme tape-out indique que la conception a été envoyée en fabrication, mais ne garantit pas que le silicium ait été testé, validé ou qu’il soit commercialement disponible.

Pour N2P, la situation est plus avancée. Cadence affirme que ses flux analogiques, numériques et de validation sont certifiés pour ce processus, et que des IPs comme DDR5, LPDDR5 et PCIe 6.0 ont déjà été envoyées en tape-out. L’IP PCIe 3.0 est également en cours pour le dernier trimestre 2026. UCIe-64G est actuellement en phase de test sur silicium N2P en laboratoire.

Cela reflète également le calendrier spécifique à chaque processus : A14 ouvre la voie à la génération suivante de processeurs, tandis que N2P concentre ses efforts sur des designs en cours de fabrication immédiate.

L’IA intégrée dans les outils de conception

Au-delà de la certification, Cadence et TSMC exploitent également l’IA pour améliorer leurs flux de conception.

Cadence utilise le concept d’,agent-ready, pour décrire des outils capables d’intégrer des objectifs de conception tout en combinant raisonnement et analyse physique. Ces systèmes cherchent à optimiser le compromis entre performance, consommation d’énergie et superficie du chip, connus sous l’acronyme PPA (Power, Performance and Area), ainsi que la fiabilité.

Cerebrus fait déjà partie du flux d’implémentation pour l’optimisation ciblée, tandis que Virtuoso Studio dispose de capacités IA pour la conception analogique et personnalisée. Cependant, aucune métrique indépendante n’a été communiquée pour quantifier précisément le gain en temps ou en ressources grâce à l’IA dans une conception complète.

Le seul chiffre tangible demeure la réduction jusqu’à 2,5 fois du nombre d’itérations pour la migration analogique, annoncé par Cadence.

Des centaines de chiplets pour les futurs systèmes IA

Autre aspect clé, l’empaquetage avancé. Cadence étend son support à TSMC 3DFabric et affirme que ses solutions peuvent fonctionner avec TSMC SoW-X, une approche d’intégration en scale wafer, permettant des systèmes avec des centaines de chiplets et des millions de connexions.

Il est aussi possible de concevoir des packages CoWoS-L jusqu’à cinq fois la taille d’un reticule d’exposition, intégrant des technologies comme SoIC, condensateurs MIM, régulateurs de tension intégrés, bases logiques pour HBM, et le substrate lui-même.

Pour l’IA, cela signifie que le design ne se limite pas au processeur : la communication entre chips, la mémoire à haute bande passante, et la consommation énergétique des interconnexions deviennent des éléments clef des systèmes de calculs avancés.

Cadence a aussi certifié un flux de routage automatique basé sur une simulation préalable, utilisant Allegro Substrate Router et OmniRoute. L’objectif est de générer des routages respectant l’intégrité du signal et les spécifications UCIe pour architectures CoWoS.

Concernant N3P, l’entreprise a présenté une solution UALink pour connecter des accélérateurs IA dans des serveurs, permettant à différents chips de travailler ensemble. Aucun chiffre précis, notamment en termes de bande passante ou de latence, n’a été publié dans cette annonce, ce qui limite toute évaluation quantifiée du gain de performance.

Enfin, la technologie photonics TSMC-COUPE, intégrée avec l’IP SerDes de 224G de Cadence, facilite la connectivité optique et électrique pour les transferts de gros volumes de données entre composants.

Ce partenariat couvre ainsi plusieurs couches de développement des futurs chips IA : synthèse, conception physique, vérification, interfaces chiplet, et empaquetage à grande échelle.

Bien que la production massive de A14 ne soit pas anticipée avant 2028, la certification de Cadence montre que la majorité des décisions d’architecture, d’IP et de design devront être prises bien avant. Elle illustre aussi l’avance d’une étape : alors que le silicium est encore à plusieurs années de la fabrication en volume, les outils de conception et validation sont déjà en phase avancée.

Questions fréquentes

Que signifie la certification de Cadence pour ses outils avec le process TSMC A14 ?

Cela indique que les flux de conception de Cadence ont été validés pour respecter les exigences du processus A14 de TSMC. La certification couvre les flux numériques, de validation (signoff), ainsi que la conception analogique/custom.

Quand TSMC prévoit-elle de fabriquer en volume des puces A14 ?

TSMC vise 2028 pour la production en masse des puces A14, avec un développement progressif conforme aux prévisions.

Que signifie la réduction jusqu’à 2,5 fois du nombre d’itérations ?

Il s’agit d’un chiffre communiqué pour la migration automatisée avec Virtuoso Studio dans certains designs analogiques vers A14 et A16. Cela ne signifie pas que la conception ou la fabrication du chip sera 2,5 fois plus rapide dans son ensemble.

Quelles technologies IA sont impliquées dans cette collaboration ?

Cadence intègre des capacités d’intelligence artificielle agissante dans des outils comme Cerebrus et Virtuoso Studio, tout en collaborant avec TSMC sur des flux orientés objectifs pour la conception de chips et de systèmes 3D-IC.