NVIDIA continue à commercialiser Vera Rubin, mais sa prochaine grande plateforme dédiée à l’intelligence artificielle commence déjà à prendre forme. Feynman est officiellement prévue pour 2028, tandis que de nouvelles informations provenant de la chaîne d’approvisionnement taiwanaise indiquent une combinaison particulièrement ambitieuse : processus TSMC A16, intégration tridimensionnelle SoIC, mémoire HBM personnalisée et connexions optiques via CPO. Certains de ces détails n’ont pas encore été confirmés par NVIDIA et doivent être considérés comme des informations issues de la chaîne d’approvisionnement.
Les 20 secondes clés de NVIDIA Feynman
- NVIDIA positionne officiellement Feynman en 2028, comme successeur de Vera Rubin et Rubin Ultra.
- DigiTimes évoque l’utilisation du processus A16 de TSMC, des chiplets empilés via SoIC, et de mémoire HBM sur mesure.
- La plateforme approfondirait l’utilisation des connexions optiques CPO pour faire évoluer de grands systèmes d’IA.
- TSMC élargit sa capacité de packaging avancé face à la demande croissante.
- Feynman illustre comment la compétition ne se limite plus à comparer des GPU, mais à concevoir des systèmes complets.
La différence majeure réside dans le fait que Feynman ne semble pas simplement être une GPU avec plus de transistors. L’évolution des grands accélérateurs d’IA oblige à résoudre simultanément quatre défis : produire des chips plus denses, alimenter ces chips, rapprocher mémoire et calcul, et transférer d’énormes quantités d’informations entre les accélérateurs.
C’est dans cette optique que des technologies, auparavant analysées séparément, convergent désormais dans une même plateforme.
TSMC A16 et SoIC : l’évolution ne concerne pas seulement la GPU
Selon DigiTimes, NVIDIA déplace ses ressources de développement et sa chaîne d’approvisionnement vers Feynman, avec une production prévue pour la seconde moitié de 2028. Le média taiwanais indique que la plateforme utiliserait A16, l’une des technologies les plus avancées de TSMC pour le calcul haute performance.
Il est crucial de distinguer information confirmée et rumeurs.
TSMC a publié des détails sur A16 : cette technologie associe des transistors nanosheet à un Super Power Rail (SPR), un système d’alimentation électrique situé à l’arrière du chip. En déplaçant une partie de la distribution de l’énergie vers la face arrière, cela libère des ressources d’interconnexion en surface, disponibles pour les signaux.
Comparé à N2P, TSMC promet pour A16 un gain de 8 à 10 % de vitesse à tension égale, ou une économie de 15 à 20 % de consommation pour des performances similaires, ainsi qu’une densité accrue jusqu’à 1,10 fois. La production pourrait débuter dans la seconde moitié de 2026.
L’utilisation d’A16 dans Feynman provient pour l’instant de sources de la chaîne d’approvisionnement, et non d’une confirmation officielle de NVIDIA.
Même logique pour le packaging.
Les sources taiwanaises indiquent que Feynman augmenterait l’usage de SoIC (System on Integrated Chips), la technologie d’intégration tridimensionnelle de TSMC. Au lieu de simplement empiler des composants côte à côte, SoIC permet d’intégrer verticalement différents dies via des connexions très courtes.
Le potentiel est significatif : moins de distance pour transférer les données, densité d’intégration accrue, consommation réduite lors des communications entre les modules.
Cela ne veut pas dire que SoIC remplacera CoWoS. Les deux technologies peuvent coexister à différents niveaux dans un même système. SoIC facilite l’intégration verticale de blocs spécifiques, tandis que CoWoS ou CoPoS pourront assembler de grandes structures logicielles et mémoire HBM dans des modules plus volumineux.
Ainsi, parler uniquement du « nœud de fabrication » d’une future GPU devient de moins en moins pertinent pour décrire la structure réelle du système.
Feynman pourrait dépasser 1 PB/s de bande passante par rack
L’autre composante clé concerne l’interconnexion.
Pendant longtemps, les améliorations des accélérateurs s’exprimaient principalement par la puissance de calcul (FLOPS), la mémoire et la consommation. Aujourd’hui, un chiffre devient aussi essentiel : la capacité d’échanger des données entre accélérateurs et le coût énergétique associé.
Ce problème se complexifie avec la taille du système.
Lorsque des dizaines, centaines ou milliers de GPU travaillent en parallèle, la performance dépend de plus en plus de leur interconnexion. Les connexions électriques en cuivre restent efficaces à courtes distances, mais leur consommation, pertes de signal et complexité augmentent avec la vitesse et la distance.
D’où l’introduction progressive par NVIDIA de technologies photoniques et Co-Packaged Optics (CPO).
DigiTimes évoque, selon l’évolution de NVLink, que Blackwell NVL72 offrirait environ 130 TB/s de bande passante totale dans le rack, que Vera Rubin monterait à 260 TB/s, et Rubin Ultra à environ 520 TB/s.
Pour Feynman, la chaîne d’approvisionnement prévoit une capacité dépassant 1 040 TB/s, franchissant pour la première fois la barrière de 1 PB/s par rack. DigiTimes mentionne aussi des systèmes Feynman avec NVL72, NVL144, ainsi qu’une configuration NVL1152 composée de huit racks Kyber. Ces chiffres sont des feuilles de route et non des spécifications finales, susceptibles d’évoluer.
L’optique joue un rôle central pour soutenir cette échelle.
TSMC a développé la technologie photonics COUPE (Compact Universal Photonic Engine). Elle intègre circuits électroniques et photoniques via SoIC, rapprochant la conversion des signaux électriques en signaux optiques directement au niveau du boîtier.
Feynman pourrait devenir l’un des premiers exemples majeurs où calcul, packaging avancé et photonique ne évoluent plus séparément, mais en symbiose.
Mémoire HBM personnalisée et enjeux majeurs pour le packaging
La mémoire constitue le troisième pilier du système.
DigiTimes évoque une mémoire HBM sur mesure pour Feynman, mais sans détails officiels suffisants pour préciser capacité, bande passante, nombre de stacks ou caractéristiques techniques précises.
Il est donc préférable de ne pas attribuer encore des noms comme HBM4E ou HBM5.
L’important est que la mémoire à haute bande passante ne se limite plus à un simple composant autour de la GPU. La conception de l’accélérateur, l’interface mémoire, le packaging et la mémoire HBM deviennent de plus en plus intégrés.
La croissance de ces exigences met aussi la pression sur TSMC.
Selon DigiTimes, le fondeur accélère ses expansions des lignes AP7 à Chiayi et AP8 à Tainan pour augmenter la capacité de packaging avancé. La demande ne se limite plus uniquement à CoWoS : SoIC, CoWoS-L, solutions CoPoS futures et CPO devront tous croître de concert.
TSMC aurait aussi ajusté ses plans pour SoIC suite à la demande de clients tels que NVIDIA et AMD, visant environ 50 000 wafers mensuels d’ici fin 2027. Il s’agit de projections issues de la chaîne d’approvisionnement, et non de capacités officiellement garanties par TSMC.
Ce point illustre une facette peu visible dans la course à l’IA : concevoir une GPU plus rapide ne sert à rien si l’infrastructure de packaging, mémoire, substrats, composants optiques ou capacité électrique ne suit pas.
Feynman montre que la compétition se joue maintenant à l’échelle du rack
Lors du GTC 2026, NVIDIA a présenté une feuille de route où Feynman apparaît après Vera Rubin et Rubin Ultra. Cependant, les dernières informations en provenance de Taiwán laissent entrevoir l’ampleur réelle du changement.
Si, comme prévu, A16, SoIC, mémoire HBM sur mesure et CPO convergent dans la plateforme commerciale de 2028, Feynman représentera beaucoup plus qu’une simple prochaine GPU de NVIDIA.
Ce sera un véritable test pour la chaîne d’approvisionnement.
TSMC devra produire le silicium et assurer la capacité de packaging avancé. Les fabricants de mémoire HBM devront accompagner la croissance de leur offre. La filière photonique devra fournir des connexions optiques à l’échelle. Et les centres de données devront alimenter et refroidir des systèmes bien plus denses.
De plus, toutes ces technologies ne proviendront pas forcément uniquement de TSMC. DigiTimes a aussi évoqué une possible collaboration limitée entre NVIDIA et Intel Foundry pour certains composants en 2028, mais l’information n’est pas encore officiellement confirmée.
Ainsi, la compétition entre NVIDIA, AMD et Intel autour de 2028 ne se limitera probablement pas à la puissance des GPU, mais à qui pourra fournir le système complet : processeurs, mémoire, packaging, interconnexions, optique, logiciel, et capacité de production en volume.
Feynman est encore à deux ans d’atteindre le marché, et ses spécifications peuvent évoluer d’ici là. Toutefois, la direction technologique est désormais claire : lorsque le transfert de données devient trop gourmand en temps et en énergie, la solution ne consiste plus seulement à réduire la taille des transistors. Il faut aussi repenser la manière de connecter le silicium.
Questions fréquentes
Quand NVIDIA lancera-t-elle Feynman ?
NVIDIA prévoit la génération Feynman pour 2028. Les sources de la chaîne d’approvisionnement évoquent la seconde moitié de cette année, mais NVIDIA n’a pas encore communiqué de date commerciale précise.
Feynman utilisera-t-il le processus A16 de TSMC ?
DigiTimes indique que Feynman pourrait utiliser A16, mais NVIDIA n’a pas encore confirmé officiellement le nœud de fabrication. TSMC prévoit de commencer la production d’A16 à partir de la seconde moitié de 2026.
Qu’est-ce que la CPO et pourquoi sera-t-elle importante pour l’IA ?
CPO (Co-Packaged Optics) rapproche les connexions optiques du boîtier des puces ou commutateurs. Son objectif est d’offrir un large débit avec une consommation et des pertes moindres, particulièrement à grande échelle dans les systèmes d’IA.
En quoi Rubin et Feynman seront-ils différents ?
Rubin utilise déjà intensément chiplets et HBM, tandis que Feynman semble opter pour une intégration 3D accrue via SoIC, une mémoire HBM sur mesure, et un usage avancé des interconnexions optiques. Les spécifications finales restent à préciser.
source : digitimes
