Intel renoue avec des stratégies innovantes dans sa bataille pour retrouver sa crédibilité en tant que fabricant avancé de puces. Selon des informations provenant de la chaîne logistique recueillies par TrendForce et ETNews, la société étudierait une évolution de son processus Intel 14A, provisoirement nommé 14A2, qui pourrait intégrer une architecture d’alimentation bilatérale du microprocesseur : depuis l’arrière et également depuis l’avant. Intel n’a pas encore officiellement annoncé ce 14A2, il faut donc le considérer comme une étape en évaluation, et non comme une feuille de route définitivement arrêtée.

Cette nouvelle est significative car le marché des fondeurs se dirige vers une période particulièrement complexe. TSMC prévoit son noeud A14 pour une mise en production en 2028, Samsung vise la production de son SF1.4 pour 2029, et Intel cherche à faire du 14A une preuve que ses capacités de fabrication pour tiers peuvent rivaliser au plus haut niveau technologique. À cette étape, la différenciation ne se joue plus seulement en « nanomètres » — une étiquette de plus en plus commerciale — mais en termes de transistors, de gestion électrique, de lithographie, de densité, de performance, de consommation et de capacité à produire à grande échelle.

Ce qui changerait avec le Intel 14A2

Le processus Intel 14A est déjà ambitieux en soi. La société le décrit comme une évolution générationnelle intégrant des transistors RibbonFET 2, de type gate-all-around, et la technologie PowerDirect, pour la distribution électrique depuis l’arrière du circuit. Selon Intel Foundry, 14A vise à offrir entre 15 % et 20 % de performance supplémentaire à consommation égale, ou jusqu’à 25-35 % d’économie d’énergie pour une performance similaire, tout en atteignant une densité jusqu’à 30 % supérieure à celle d’Intel 18A.

L’alimentation par l’arrière, ou backside power delivery, sépare une partie des lignes d’alimentation des lignes de signal. Dans les puces traditionnelles, énergie et signaux se concurrencent sur la face frontale. En déplaçant la distribution électrique vers l’arrière, on libère de l’espace, on réduit la chute de tension, et on améliore l’efficacité. Intel a déjà introduit PowerVia avec le 18A, et présente PowerDirect comme une étape plus avancée pour le 14A.

L’originalité supposée du 14A2 réside dans une architecture bilatérale combinant alimentation arrière et une partie d’alimentation ou de distribution auxiliaire sur la face avant. Selon TrendForce, l’objectif serait de répondre aux problématiques rencontrées lorsqu’on réduit encore le pitch M0, c’est-à-dire la distance minimale associée aux couches métalliques d’interconnexion très fines. La version de base 14A viserait environ 28 nm, tandis que la 14A2 pourrait tenter de descendre vers 21 nm.

Ce saut offre un accroissement de densité, mais n’est pas sans coût. En resserrant les interconnexions, la résistance augmente, et la gestion de l’alimentation, du signal, ainsi que la conception physique deviennent plus complexes. Une architecture hybride, avec une alimentation principalement par l’arrière et un soutien à l’avant, peut donc faire sens d’un point de vue technique. La question demeure si cela reste viable aussi d’un point de vue coût, efficience de fabrication, et acceptation par les clients externes.

La pression de TSMC et Samsung

Intel ne conçoit pas le 14A dans un vide. TSMC a dévoilé en 2025 son processus A14, la génération suivante après N2, dont la production est prévue pour 2028. La société taïwanaise promet jusqu’à 15 % de vitesse supplémentaire pour une consommation équivalente, une réduction de 30 % de la consommation à performance égale, et une augmentation de plus de 20 % de la densité logique comparée au N2.

La stratégie de TSMC diffère. Alors qu’Intel mise sur la lithographie High-NA EUV pour ses processus 14A, TSMC affirme pouvoir mettre en place l’A14 en volume sans recourir immédiatement à cette technologie coûteuse. Pour ses clients, cela pourrait réduire les risques de transition technologique tout en maintenant performance, densité, et coûts sous contrôle grâce aux outils EUV actuels et à l’optimisation des designs.

Samsung, quant à elle, a ajusté son calendrier. D’après The Elec, la société a confirmé lors du SAFE Forum 2026 que son processus SF1.4 entend atteindre la production massive en 2029 pour ses clients de première ligne, et qu’une version améliorée, SF1.4+, serait disponible en 2030. Samsung avait initialement prévu une arrivée plus précoce, mais privilégie désormais la stabilité et l’affinement de ses processus de 2 nm avant d’entreprendre une course plus avancée.

Voici un tableau récapitulatif :

La comparaison doit être abordée avec prudence. Les noms 14A, A14 ou SF1.4 ne signifient pas que tous ces processus ont exactement la même configuration géométrique. Chaque fondeur utilise ses propres règles, bibliothèques, densités, transistors, métallisations, et technologies de packaging. Ce qui importe, ce n’est pas simplement le chiffre, mais le rendement, la consommation, le coût, et la fiabilité de chaque processus.

High-NA EUV : avantage technologique et risque économique

Intel cherche à être le premier grand utilisateur de High-NA EUV, la nouvelle génération de lithographie UV extrême avec un NA plus élevé. La société a installé en Oregon le premier scanner commercial ASML High-NA EUV, visant à utiliser cette technologie aussi bien pour le développement que pour la production de ses processus avancés, notamment le 14A.

L’intérêt du High-NA réside dans sa capacité à imprimer des motifs plus fins avec une résolution accrue et à réduire, dans certains cas, le recours à des multipatternings coûteux. Mais chaque outil est extrêmement cher, nécessite un apprentissage spécifique, et impose un ajustement précis des masques, de la métrologie, du design, et du contrôle de procédé. Être pionnier peut donner un avantage, mais entraîne aussi une concentration de risques.

C’est ce qui rend compréhensible l’intérêt pour le potentiel 14A2. Si Intel veut amortir l’investissement dans le High-NA EUV et convaincre ses clients de l’avantage de son processus, elle doit démontrer une densité et une efficacité réelles. Une réduction agressive du pitch M0, couplée à une architecture bilatérale, pourrait rendre un processus plus compétitif — mais à un prix technique élevé.

Les fondeurs modernes sont en quelque sorte entrés dans une équation de confiance. Le client ne jette pas son dévolu uniquement sur la fiche technique la plus avancée, mais sur la stabilité des outils, la performance de fabrication, l’écosystème EDA, la disponibilité de bibliothèques, la qualité du packaging, la capacité en production, le coût par wafer, le historique d’exécution et le risque de retard. Intel doit donc gagner cette confiance également auprès de ses clients externes.

Les enjeux pour Intel Foundry

14A dépasse le simple stade d’un procédé ; c’est une démarche stratégique. Intel veut prouver qu’elle peut redevenir compétitive dans la fabrication de pointe, non seulement pour ses propres CPU, mais aussi pour ses clients externes de haut niveau. Le marché en a besoin, car TSMC concentre une demande excessive pour ses puces de pointe en IA, smartphones, HPC et accélérateurs spécialisés.

Si Intel réussit à faire du 14A, et de ses variantes, une option crédible pour des clients réels, elle pourra devenir une alternative sérieuse pour tous ceux qui cherchent à diversifier leur production. Dans le cas contraire, le coût de développement de processus aussi avancés, associé à l’achat d’équipements extrêmement onéreux, pourrait devenir une charge difficile à justifier.

L’architecture potentielle 14A2 illustre une idée essentielle : le scaling des puces ne dépend plus d’un seul facteur. Les fabricants combinent transistors gate-all-around, alimentation par l’arrière, interconnexions plus fines, High-NA EUV, nouvelles bibliothèques, emballage avancé, et intégration 3D. Celui qui parvient à coordonner ces éléments pourra prendre une longueur d’avance.

Le problème, c’est que chaque amélioration engendre son propre coût. Plus de densité peut signifier une résistance accrue, de nouvelles intégrations compliquent la thermique et le taux de rendement, l’utilisation de lithographies avancées peut alourdir le prix par wafer, et une automatisation du design plus sophistiquée nécessite des outils matures. La course vers le 1,4 nm ne sera donc pas une simple compétition de communiqués, mais une véritable épreuve industrielle.

Intel semble préparer une réponse plus agressive face à TSMC et Samsung, mais doit encore prouver l’essentiel : qu’elle peut produire ces processus en volume, avec des clients extérieurs, des marges acceptables, et dans un calendrier crédible. En fin de compte, le roadmap ouvre la porte, mais c’est la fabrication qui décide qui y entre.

Questions fréquentes

Qu’est-ce que l’Intel 14A2 ?
Il s’agit d’une évolution supposée du processus Intel 14A mentionnée dans la chaîne logistique. Intel ne l’a pas officiellement annoncée. La nouveauté envisagée concerne une architecture de distribution électrique par les deux faces du circuit intégré.

Qu’est-ce que PowerDirect ?
Il s’agit de la technologie d’Intel visant à distribuer l’énergie par l’arrière du chip dans le processus 14A, une évolution de PowerVia conçue pour améliorer l’efficacité, réduire la chute de tension, et libérer des ressources pour l’interconnexion frontale.

Pourquoi l’alimentation par l’arrière est-elle importante ?
Parce qu’elle permet une meilleure séparation entre les lignes d’énergie et de signal, ce qui peut améliorer la performance, l’efficacité, et la densité, notamment dans les processus avancés où l’espace d’interconnexion est très restreint.

Intel 14A concurrence-t-elle directement le TSMC A14 et le Samsung SF1.4 ?
Ils évoluent dans la même catégorie de nœuds avancés (1,4 nm), mais ne sont pas identiques. Chaque fabricant emploie ses propres technologies, règles de design, calendriers et objectifs spécifiques.

Le calendrier du 14A2 est-il confirmé ?
Non. Les informations disponibles indiquent qu’il s’agit encore d’une étude. Le seul nœud officiellement confirmé par Intel reste le 14A, avec PowerDirect, RibbonFET 2 et l’usage prévu de High-NA EUV dans sa feuille de route.