La demande de puces pour l’intelligence artificielle ne se limite plus aux GPU. La congestion commence avec les nœuds avancés de TSMC, se poursuit dans l’emballage CoWoS, passe par les mémoires HBM, les substrats, l’assemblage, les tests, et atteint même des usines de procédés matures fabriquant des puces auxiliaires pour serveurs IA. La chaîne ne souffre plus d’une seule pièce. Elle est sous pression car presque toutes les pièces critiques sont sollicitées simultanément.
Digitimes le résumait cette semaine avec une idée clair : Nvidia et d’autres concepteurs de puces IA continuent de faire face à une pénurie car la capacité des nœuds avancés et de l’emballage CoWoS de TSMC reste tendue, ce qui déplace la demande vers des fonderies, l’assemblage avancé, les tests et des usines en dehors de Taïwan.
TSMC elle-même a reconnu cette tension. C.C. Wei, président et PDG, déclarait en juin que la demande pour l’IA continue de croître si rapidement que non seulement TSMC, mais aussi ses fournisseurs et partenaires en amont, rencontrent des difficultés à suivre le rythme. Reuters mentionnait que l’entreprise travaille à éviter de devenir le goulet d’étranglement de la chaîne de semi-conducteurs, même si la pression sur les coûts et la capacité est déjà perceptible.
Le problème ne se limite plus à la fabrication des puces
Pendant des années, le discours sur les semi-conducteurs tournait principalement autour du nœud de fabrication : 7 nm, 5 nm, 3 nm, 2 nm. Ce langage demeure important, mais l’IA a déplacé le point critique vers l’emballage avancé. Un accélérateur moderne ne se limite pas à un die logique fabriqué sur un nœud de pointe : il doit être intégré avec de la mémoire à très haut débit, des interconnexions denses, des substrats complexes, et un processus d’assemblage capable de combiner plusieurs pièces en un seul module fonctionnel.
C’est ici qu’intervient CoWoS, la technologie de TSMC devenue l’une des bases des accélérateurs IA les plus avancés. La société décrit CoWoS comme une plateforme d’intégration au niveau de la wafer pour applications haute performance, intégrant de grands interposers, multiples blocs de mémoire HBM, et des packages capables d’intégrer des puces logiques de premier plan avec de la mémoire à haut débit.
En termes simples : fabriquer la puce ne suffit pas. Le die logique et la HBM doivent être assemblés dans un package capable de déplacer des données à une vitesse extrême. Si la capacité CoWoS manque, la puce ne parvient pas dans le serveur même si la wafer est disponible. Ainsi, le goulet d’étranglement s’est déplacé vers une partie de l’industrie moins visible pour le grand public.
TrendForce estime qu’en 2026, la capacité mensuelle de CoWoS de TSMC pourrait atteindre entre 120 000 et 140 000 wafers, et que la capacité supplémentaire d’autres partenaires OSAT pourrait ajouter 50 000 à 60 000 wafers, rapprochant le total de l’écosystème à environ 200 000 wafers par mois. Un chiffre colossal, mais le marché l’absorbe rapidement.
La demande se déporte vers les OSAT, les tests et les fonderies alternatives
Lorsque TSMC ne peut absorber toute la croissance, la pression se répartit. Les OSAT, spécialistes de l’assemblage et du test, prennent de l’importance car une partie de l’emballage et de la capacité de backend doit sortir de TSMC. Des entreprises comme ASE, Amkor, SPIL ou King Yuan Electronics deviennent de plus en plus visibles auprès des analystes, car la valeur ne réside pas seulement dans la lithographie avancée, mais aussi dans la capacité à transformer ces puces en produits prêts à être intégrés dans des systèmes IA.
Cet effet s’étend également aux fonderies de procédés matures. L’IA requiert des GPU, ASIC et accélérateurs, mais aussi des puces réseau, des contrôleurs, des PMIC, des rétimer, des composants de gestion énergétique, des capteurs, des microcontrôleurs et des circuits auxiliaires. Beaucoup de ces puces ne sont pas fabriquées sur les nœuds les plus avancés, mais sur des processus de 8 ou 12 pouces plus matures. Digitimes indiquait déjà que, d’ici 2026, la demande IA s’étendra aussi aux ASIC, réseaux, PMIC et périphériques, sur des procédés tant matures qu’avancés.
Cela entraîne une chaîne plus tendue et moins flexible. Si un fournisseur ne dispose pas de capacités d’emballage, si le substrat ABF est manquant, si le test est retardé ou si une puce d’alimentation ne répond pas, tout le système est retardé. Dans le cas de l’IA, le produit final n’est pas simplement une puce isolée : il s’agit d’une carte, d’un module, d’un serveur, d’un rack, voire d’un cluster complet.
| Étape de la chaîne | Pourquoi la tension augmente avec l’IA | Effet probable |
|---|---|---|
| Nœuds avancés | GPU et ASIC IA nécessitent des procédés de pointe | Plus de concurrence pour la capacité chez TSMC |
| CoWoS et emballage avancé | Intègre logique et HBM dans un même package | Retards même si le die logique est fabriqué |
| HBM | Les grands modèles exigent un bande passante mémoire | Dépendance à SK hynix, Samsung et Micron |
| Sustrats avancés | Les packages plus grands et complexes nécessitent une qualité accrue | Goulots d’étranglement possibles chez certains fournisseurs |
| OSAT et tests | Plus de chips complexes à assembler et valider | Charge accrue pour ASE, Amkor, SPIL, KYEC et autres |
| Nœuds matures | Les serveurs IA ont besoin de PMIC, composants réseau, etc. | Utilisation accrue chez UMC, Vanguard, PSMC ou SMIC |
| Fabs à l’étranger | Les clients veulent diversifier leur risque géographique | Pression accrue sur Arizona, Japon, Europe et partenaires locaux |
Les substrats peuvent être le goulet d’étranglement le moins visible
Une des alertes majeures provient du secteur financier. MarketWatch a relayé un rapport de Nomura indiquant qu’alors que TSMC augmente la capacité CoWoS, la dépendance à de petits fournisseurs de substrats pourrait compliquer le respect de ses objectifs de production et avoir des répercussions sur l’écosystème IA.
Ce point reçoit souvent moins d’attention que les GPU ou la HBM, mais il est critique. Les packages IA sont physiquement volumineux, consomment beaucoup d’énergie et nécessitent des interconnexions à haute densité. Le substrat n’est pas une simple base ; il fait partie intégrante de la capacité du puce à communiquer, dissiper la chaleur et maintenir la stabilité électrique.
Si l’industrie multiplie la capacité des wafers et de CoWoS sans augmenter simultanément celle des substrats, des produits chimiques, des outils, des tests, de la main-d’œuvre spécialisée ou de la logistique, la chaîne restera limitée. L’IA oblige à faire évoluer des composants qui s’étendaient auparavant selon des cycles plus prévisibles.
L’expansion de CoWoS ne résout pas tout
TSMC investit pour augmenter sa capacité, mais le calendrier physique de la fabrication des semi-conducteurs n’est pas accéléré par décret. Construire des lignes, installer des outils, qualifier les procédés, former le personnel et stabiliser les rendements prennent du temps. La même dynamique se retrouve dans l’expansion de TSMC en Arizona, où l’entreprise a engagé 165 milliards de dollars, mais Reuters signale que cette avancée est limitée par les permis environnementaux et la disponibilité de la main-d’œuvre.
Par ailleurs, les alternatives actuelles ne sont pas encore au même niveau. TSMC affirme que l’emballage à l’échelle du panneau ne remplacera pas CoWoS à court terme pour les plus gros processeurs IA. Tom’s Hardware rappelle que CoWoS conserve un avantage en densité d’intégration et en maturité d’outillage, tandis que les technologies basées sur le panneau pourraient compléter, mais pas immédiatement remplacer, les procédés existants.
Cela place l’industrie dans une situation délicate. Tout le monde veut plus de capacité, mais toutes ne sont pas adaptées aux puces les plus exigeantes. Il ne suffit pas d’avoir une usine disponible : cette usine doit délivrer performance, qualité et fiabilité pour des packages extrêmement complexes.
Ce que cela signifie pour Nvidia, AMD et les hyperscalers
Pour Nvidia, la capacité de TSMC et CoWoS constitue à la fois un avantage stratégique et une limite. Leurs GPU IA nécessitent un flux stable de nœuds avancés, HBM et emballage. Si Nvidia parvient à sécuriser plus de capacité que ses concurrents, elle conserve son avantage commercial. En revanche, si la chaîne se resserre, une demande énorme peut se traduire par des livraisons limitées.
AMD, Broadcom, Marvell, Google, Amazon, Microsoft et autres concepteurs d’ASIC concurrencent aussi sur cette infrastructure. L’IA ne dépend plus uniquement de GPU généralistes. Les hyperscalers développent leurs propres puces, réseaux spécialisés, accélérateurs et plateformes complètes pour entraînement et inférence, ce qui exerce une pression accrue sur TSMC et toute la chaîne.
Selon Nomura, relayé par MarketWatch, les déséquilibres de composants risquent de s’aggraver avec le lancement de nouvelles plateformes IA par Nvidia et Amazon, et le marché des serveurs devrait continuer de croître fortement en 2026 et 2027.
Pour les acheteurs d’infrastructures, la disponibilité de capacité IA ne dépendra plus uniquement du prix des GPU. Elle dépendra aussi des allocations, du calendrier de fabrication, de la mémoire HBM, de l’emballage, des racks, de l’alimentation, de la refroidissement, du réseau et de la capacité à livrer des serveurs complets.
Une chaîne plus rentable mais aussi plus fragile
La croissance de l’IA répartit les revenus dans toute la chaîne des semi-conducteurs. TSMC en profite, mais ce n’est pas la seule. Les fonderies alternatives, les OSAT, les fournisseurs de substrats, les fabricants de mémoire, les entreprises de test, de métrologie, de produits chimiques et d’infrastructure de datacenters voient leur demande augmenter.
Cependant, cette expansion révèle également une certaine fragilité. Lorsqu’une dépendance excessive à quelques technologies critiques existe, un retard en emballage, un goulet d’étranglement dans les substrats ou un problème avec la HBM peut retarder des produits valant des milliards de dollars.
Ainsi, l’industrie commence à parler moins de la « pénurie de puces » au singulier, et davantage de capacité systémique. La question n’est plus seulement de savoir combien d’obelques TSMC peut produire, mais combien d’accélérateurs complets la chaîne peut fournir, et combien de systèmes peuvent être déployés par les opérateurs de centres de données.
L’IA a transformé le semi-conducteur en une course à l’intégration physique. Le modèle s’entraîne via logiciel, mais la chaîne industrielle, très précise, doit soutenir cette capacité croissante. Elle atteint ses limites précisément à l’instant où davantage de clients cherchent à faire évoluer leurs plateformes.
Questions fréquemment posées
Quel est le principal goulot d’étranglement de TSMC pour l’IA ?
La pression concerne surtout les nœuds avancés ainsi que l’emballage CoWoS, indispensable pour combiner des puces logiques performantes avec de la mémoire HBM.
Qu’est-ce que CoWoS ?
C’est une technologie d’emballage avancé de TSMC permettant d’intégrer des puces logiques et de la mémoire à haut débit dans des packages de très haute densité pour des applications HPC et IA.
Pourquoi cela impacte toute la chaîne de semi-conducteurs ?
Parce qu’un accélérateur IA nécessite une wafer avancée, de la HBM, un substrat, un emballage, des tests, des composants auxiliaires, du réseau, de l’alimentation, et une intégration dans des serveurs. Un seul maillon faible peut retarder un produit entier.
Qui bénéficie de cette demande soutenue ?
Au-delà de TSMC, c’est aussi les OSAT, les fournisseurs de tests, les fabricants de substrats, les fonderies de procédés matures, les fabricants de mémoire HBM, et les entreprises de matériel pour semi-conducteurs qui en profitent.
Est-ce que l’extension de CoWoS résoudra tous les problèmes d’ici 2026 ?
Elle apportera une amélioration, mais ne supprimera pas tous les goulets d’étranglement. La demande continue de croître, ce qui pourrait déplacer la pression vers les substrats, la HBM, les outils de test, et la capacité opérationnelle.
