
LogicFolding de Huawei réduit les tampons, mais la chaleur reste le défi
Huawei met en marcha una nueva arquitectura de chips denominada LogicFolding, diseñada para incrementar la densidad de cálculo sin depender únicamente de la reducción del tamaño de los transistores. La compañía asegura que esta técnica puede reducir aproximadamente en un 50 % los buffers de reloj al acortar las conexiones internas del chip. Sin embargo, un análisis de un experto en semiconductores señala una limitación diferente: al apilar varias capas activas de silicio, la disipación térmica puede convertirse en un obstáculo para alcanzar altas frecuencias en procesadores móviles. Resumen de LogicFolding de Huawei en 30 segundos LogicFolding reorganiza las conexiones internas del chip en dirección vertical, permitiendo la integración de distintas capas activas de silicio. Huawei afirma que puede acortar




