AMD intégrera le Universal Chiplet Interconnect Express (UCIe) 1.1 dans certains dispositifs de la série Versal RF, une décision qui permettra de connecter directement dans le même encapsulant des chiplets spécialisés de divers types. La société prévoit que les premiers chiplets compatibles en production seront disponibles en association avec certains modèles de la série Versal RF au cours du quatrième trimestre de 2027.

Les clés de UCIe dans AMD Versal RF en 30 secondes

• AMD intégrera nativement UCIe 1.1 à certains SoC adaptatifs Versal RF.
• La plateforme prendra en charge jusqu’à quatre interfaces UCIe-SP et deux UCIe-AP.
• La largeur de bande combinée à l’intérieur de l’enveloppe pourra atteindre plusieurs térabits par seconde.
• Les chiplets connectés pourront se consacrer à l’IA, RF, CPU, GPU, sécurité, communications ou ASIC sur mesure.
• Les premiers dispositifs compatibles en production sont prévus pour le quatrième trimestre de 2027.

Cette annonce s’inscrit dans une tendance de plus en plus visible dans le secteur des semi-conducteurs : cesser de concevoir des systèmes complets en une seule pièce de silicium pour plutôt assembler chiplets spécialisés au sein d’un même boîtier.

Depuis plusieurs années, AMD utilise cette approche pour ses CPU et GPU, mais la nouveauté réside ailleurs. Versal RF pourra agir comme une sorte de noyau adaptable auquel se connecteront d’autres chiplets via une norme ouverte, évitant que chaque intégration dépende d’une interface propriétaire différente.

UCIe a précisément été créé pour cela : permettre à différents blocs de silicium de communiquer à l’intérieur de l’enveloppe via une interface commune et haute vitesse.

Jusqu’à six liens UCIe dans certains Versal RF

Les premiers dispositifs Versal RF compatibles avec UCIe 1.1 supporteront deux types de connexions.

D’une part, jusqu’à quatre interfaces UCIe-SP, destinées aux enveloppes standards. Chacune utilisera 16 lignes et pourra fonctionner jusqu’à 16 GT/s.

D’autre part, AMD prévoit jusqu’à deux interfaces UCIe-AP, conçues pour des enveloppes avancées avec interposer. Dans ce cas, chaque interface utilisera 64 lignes et pourra atteindre jusqu’à 8 GT/s.

Au total, la société évoque une largeur de bande intégrée de plusieurs térabits par seconde à l’intérieur même de l’enveloppe.

La configuration physique est également significative.

Pour UCIe-SP, AMD propose un chiplet avec un pitch de bump de 130 microns sur un substrat organique standard. Pour UCIe-AP, l’intégration se fait avec des microbumps de 45 microns sur un interposer en silicium.

Cela permet d’augmenter la densité de connexion et de rapprocher considérablement les chiplets.

Versal RF veut devenir une plateforme de chiplets

Versal RF combine déjà plusieurs fonctions qui nécessiteraient habituellement des dispositifs séparés.

Il inclut des convertisseurs RF, des blocs dédiés au traitement numérique du signal, des moteurs d’IA et de la logique programmable. AMD estime sa puissance à jusqu’à 80 TOPS de traitement DSP hétérogène.

L’entreprise affirme aussi que certaines configurations peuvent réunir en un seul enveloppe des fonctions auparavant réparties sur jusqu’à six dispositifs différents.

L’intégration de UCIe étend cette vision.

Plutôt que de concentrer toute la fonctionnalité dans un seul design, un fabricant pourra connecter à Versal RF des chiplets supplémentaires pour des tâches très spécifiques.

AMD cite, entre autres :

• Front-ends RF et convertisseurs de données ;
• Accélérateurs d’intelligence artificielle ;
• CPU ;
• GPU et calcul spécialisé ;
• Moteurs de sécurité ;
• Processeurs de communication ;
• ASIC conçus pour une application précise.

L’idée est que ces modules puissent provenir tant d’AMD que de tiers, à condition qu’ils implémentent correctement UCIe.

Moins de cartes et davantage d’intégration dans l’enveloppe

Jusqu’à présent, bon nombre de ces fonctions étaient connectées au niveau de la carte mère.

Cela obligeait à utiliser des interfaces SERDES, des pistes plus longues, des connecteurs et une logique additionnelle, avec un coût en termes de latence, consommation électrique et encombrement.

Déplacer ces connexions à l’intérieur de la même enveloppe modifie fondamentalement l’architecture.

AMD affirme que UCIe permettra de réduire la latence et d’améliorer l’efficacité énergétique, en comparaison avec ses interfaces sérialisées GTM2 utilisées à l’échelle de la carte. Ces comparaisons internes du fabricant doivent être considérées comme des estimations, et non comme des avantages universels face à toute autre architecture.

L’intention industrielle est claire : plus la distance entre les blocs échangeant de gros volumes de données est courte, moins l’énergie nécessaire au transfert de chaque bit est importante.

Ce point est particulièrement crucial pour l’IA, RF et télécommunications, où le déplacement des données représente une part croissante de la consommation totale du système.

UCIe peut éviter de devoir redessiner un SoC complet

L’un des principaux atouts de la conception en chiplets est économique.

Créer un SoC avancé monolithique coûte cher et prend beaucoup de temps. Toute nouvelle variante pour un client ou une application nécessite souvent de repartir de zéro ou de modifier significativement le design.

Avec les chiplets, un fabricant peut réutiliser des blocs déjà éprouvés.

Par exemple, un Versal RF peut conserver sa logique programmable et son traitement de signal, puis se combiner ultérieurement avec un accélérateur d’IA, un ASIC de sécurité ou un processeur de communication spécifique à une application.

Cela ne supprime pas le travail d’intégration ni ne rend les chiplets totalement interchangeables. La validation des signaux, l’alimentation, la mémoire, l’enveloppe, la thermique et le logiciel restent indispensables.

Mais cela permet de séparer certaines fonctions et de les réutiliser dans plusieurs produits.

L’objectif de UCIe est justement de faciliter cette réutilisation via une interface commune entre les différents modules.

L’IA n’est qu’une partie du tableau

Bien qu’AMD inclue des accélérateurs IA parmi les chiplets connectés, Versal RF vise également clairement d’autres marchés.

La société mentionne des applications de Operations du spectre électromagnétique (EMSO), traitement RF analogique accéléré par IA, instrumentation, tests et communications.

Cela inclut des systèmes où la latence entre acquisition et traitement du signal est particulièrement critique.

Une autre technologie susceptible de prendre de l’ampleur dans les années à venir est celle des optique intégrée (CPO).

L’image des applications diffusée par AMD envisage des interfaces optiques et la fibre comme éléments pouvant être connectés via chiplets.

Ce concept a du sens à mesure que les réseaux et les accélérateurs nécessitent de déplacer de plus en plus de données. Amener les composants optiques plus près des puces de traitement peut réduire les distances électriques et la consommation.

UCIe tente de devenir le USB des chiplets, mais ce n’est pas encore le cas

UCIe bénéficie du soutien d’une grande partie de l’industrie des semi-conducteurs et cherche à résoudre l’un des défis majeurs du modèle en chiplets : l’interopérabilité.

L’objectif théorique est attractif. Un concepteur pourrait choisir différents blocs spécialisés et les assembler au sein d’un même enveloppe, à l’image de l’intégration via des standards externes aujourd’hui.

En pratique, l’intégration des chiplets reste beaucoup plus complexe.

Même si deux pièces de silicium utilisent UCIe, cela ne signifie pas qu’elles peuvent être connectées automatiquement. Il faut gérer des aspects physiques, thermiques, électriques, d’alimentation, de cohérence, de logiciel et d’enveloppe.

C’est pourquoi l’annonce d’AMD doit être comprise comme une étape vers des systèmes plus modulaires, et non comme l’arrivée immédiate d’un marché où tout chiplet pourrait s’interfacer avec un autre.

Néanmoins, l’intégration d’UCIe à Versal RF est importante car AMD transpose l’architecture chiplet des CPU et GPU vers des systèmes adaptatifs spécialisés.

Cela ouvre une possibilité intéressante : au lieu de concevoir un nouveau SoC pour chaque application RF, communication ou IA, les entreprises pourront créer des enveloppes personnalisées à partir de blocs existants.

Si UCIe parvient à s’établir comme standard et à accroître l’offre de chiplets commerciaux compatibles, ce modèle pourrait réduire significativement les délais de développement.

AMD commencera avec certains Versal RF et a annoncé son intention d’étendre UCIe à d’autres SoC adaptatifs à mesure que le marché évolue. Le véritable défi se posera à partir de 2027, lorsque ces designs passeront de l’état d’architecture à celui de produits en production de masse.

Questions fréquentes

Qu’est-ce que l’UCIe ?

UCIe, Universal Chiplet Interconnect Express, est une norme ouverte visant à connecter des chiplets à l’intérieur d’un même encapsulant à l’aide de liens haute vitesse et basse consommation.

Combien d’interfaces UCIe supporteront les AMD Versal RF ?

Certains modèles supporteront jusqu’à quatre interfaces UCIe-SP et deux UCIe-AP, offrant une largeur de bande combinée de plusieurs térabits par seconde.

Quels types de chiplets pourront se connecter ?

AMD envisage des accélérateurs IA, CPU, GPU, convertisseurs RF, processeurs de communication, moteurs de sécurité et ASIC personnalisés, ainsi que d’autres composants compatibles avec UCIe.

Quand seront disponibles les premiers Versal RF avec UCIe ?

AMD prévoit que les premiers chiplets compatibles en production seront accessibles avec certains dispositifs de la série Versal RF au cours du quatrième trimestre de 2027.