TSMC pourrait porter sa capacité d’empaquetage avancé CoWoS à environ 260 000 wafers équivalents de 300 mm par mois d’ici la fin 2028, soit le double des estimations d’environ 130 000 par mois prévues pour la fin 2026. Cette prévision provient d’analystes cités par le journal taiwanais Economic Daily News, et non d’une orientation officielle de TSMC, mais elle reflète une pression que la société elle-même reconnaît : la demande pour l’empaquetage d’accélérateurs d’intelligence artificielle continue de croître plus rapidement que la capacité disponible.
Les clés de l’expansion de CoWoS en 20 secondes
- Les analystes estiment que TSMC passera de 130 000 wafers par mois en 2026 à environ 260 000 en 2028.
- Ce chiffre n’est pas une prévision officielle de l’entreprise.
- Arizona et l’usine AP7 à Taïwan concentreraient une partie de l’expansion.
- Intel pourrait atteindre entre 40 000 et 45 000 wafers équivalents par mois avec EMIB-T en 2028.
- ASE, Amkor et d’autres fournisseurs bénéficieraient également de cette pénurie.
Ce chiffre permet de mieux comprendre comment le goulet d’étranglement de l’industrie des semi-conducteurs a évolué. Produire un GPU ou un accélérateur d’IA avec un procédé avancé ne garantit plus la capacité à livrer en volume. Les grands circuits doivent intégrer plusieurs stacks de mémoires à haute bande passante (HBM) avec les processeurs, nécessitant des processus d’empaquetage de plus en plus complexes.
CoWoS, sigle de Chip-on-Wafer-on-Substrate, est devenu une technologie centrale dans cette chaîne. NVIDIA en étant un grand utilisateur, la croissance des accélérateurs IA a poussé TSMC à augmenter régulièrement sa capacité d’empaquetage.
La société confirme officiellement qu’elle continue d’étendre ses installations de packaging avancé pour répondre à la demande d’intelligence artificielle et de calcul haute performance (HPC). Cependant, elle n’a pas annoncé officiellement le chiffre précis de 260 000 wafers par mois pour 2028.
CoWoS est devenue une pièce maîtresse pour la fabrication d’une GPU IA
Un accélérateur moderne pour centres de données ne peut plus être considéré comme un seul chip.
Autour des dies de calcul, se trouvent plusieurs stacks de HBM et un réseau complexe de connexions, nécessitant un énorme bandwidth avec des latences minimales. Avec la croissance des modèles d’intelligence artificielle et des charges d’inférence ou d’entraînement, la pression pour intégrer davantage de mémoire et de capacité de calcul dans un seul package augmente.
CoWoS permet justement de construire ces systèmes par une intégration en 2,5D.
Actuellement, TSMC dispose de trois familles principales : CoWoS-S, CoWoS-L et CoWoS-R. Toutes ne suivent pas exactement la même architecture. CoWoS-S utilise un interposeur en silice, CoWoS-L combine une couche de redistribution (RDL) avec des interconnexions locales en silice, et CoWoS-R s’appuie sur un interposeur basé sur RDL.
Il est donc simpliste de réduire CoWoS à un simple grand interposeur en silice avec des vias travers-silice (TSV).
| Technologie | Approche générale | Situation |
|---|---|---|
| CoWoS-S | Interposeur en silice | Production |
| CoWoS-L | RDL et interconnexion locale en silice | Production et expansion |
| CoWoS-R | Interposer RDL | Production |
| CoWoS 5,5 sous reticule | Paquets de plus grande taille | Prévue pour 2026 |
| CoWoS 14 reticules | Jusqu’à une dizaine de grands dies et 20 stacks HBM | Prévue pour 2028 |
Ce dernier chiffre provient directement de TSMC.
Lors de son symposium technologique de 2026, la société a annoncé produire des solutions CoWoS de 5,5 fois la taille d’une reticule et prépare pour 2028 une génération de environ 14 reticules, capable d’intégrer une dizaine de grands dies de calcul et vingt stacks HBM.
Ainsi, la croissance de capacité coïncide avec un autre phénomène : chaque paquet IA devient également beaucoup plus volumineux.
Cela complique l’interprétation des chiffres exprimés simplement en wafers mensuels : plus de wafers ne se traduit pas automatiquement par plus d’accélérateurs finis, car chaque nouvelle génération peut occuper une surface plus grande et utiliser des architectures d’empaquetage différentes.
De 130 000 à 260 000 wafers mensuels, selon des analystes taïwanais
Le rapport publié à Taïwan fixe la capacité de TSMC à environ 130 000 wafers équivalents par mois fin 2026, avec une projection d’environ 260 000 fin 2028.
Si cette estimation se vérifie, cela représenterait un doublement en deux ans.
Une partie de cette croissance serait concentrée à AP7, à Taïwan, et dans les futures installations aux États-Unis.
TSMC a confirmé officiellement son expansion majeure du packaging avancé en Arizona. Son plan industriel pour cet état prévoit actuellement six usines de wafers logiques, deux installations d’empaquetage avancé et un centre de R&D, dans le cadre d’un investissement total de 265 milliards de dollars.
En juillet 2026, elle a aussi annoncé son intention d’ajouter d’autres usines pour des processus en 2 nm et technologies ultérieures, avec une capacité supplémentaire de packaging.
L’objectif a aussi une justification logistique.
Actuellement, une partie des chips produits en Arizona doit terminer ses étapes post-fabrication hors de l’état. Développer une chaîne américaine d’empaquetage avancé permettra une fabrication et encapsulation plus intégrée au sein des États-Unis.
TSMC ne prévoit pas d’assurer seul toutes ces étapes.
Son CEO, C.C. Wei, a expliqué précédemment que la société collabore avec un grand fournisseur de OSAT (Outsourced Semiconductor Assembly and Test), qui construit des capacités en Arizona, avec un calendrier prématuré par rapport aux deux propres usines de packaging de TSMC.
Le manque de capacité ouvre une opportunité pour Intel, ASE et Amkor
La conséquence la plus notable du goulot d’étranglement de CoWoS pourrait se produire en dehors de TSMC.
Selon les analystes cités par Economic Daily News, des fournisseurs alternatifs tels qu’Intel, ASE et Amkor suscitent un intérêt accru, car les clients cherchent une seconde chaine d’approvisionnement.
On remarque aussi UMC et Vanguard International Semiconductor dans certains secteurs liés aux interposers et à la fabrication associée à ces paquets.
Les estimations taïwanaises évaluent que ces fournisseurs pourraient atteindre, en 2028, une capacité combinée équivalente à environ 110 000 wafers CoWoS par mois.
Cela ne signifie pas que ces entreprises produiront forcément du CoWoS, car c’est une technologie spécifique à TSMC. D’autres architectures existent pour intégrer grands processeurs, chiplets et mémoire HBM.
L’exemple d’Intel est probablement le plus intéressant.
Sa solution, EMIB (Embedded Multi-die Interconnect Bridge) et ses variantes, notamment EMIB-T, s’appuie sur de petits ponts en silice intégrés dans le substrat pour connecter différents composants, plutôt que d’utiliser un grand interposeur comme en CoWoS.
Ces deux approches visent une forte bande passante, mais diffèrent dans leur architecture et leur fabrication.
Les analystes estiment que la capacité d’Intel, convertie en équivalent wafers CoWoS 300 mm, pourrait évoluer ainsi :
| Fournisseur / Technologie | 2026 | 2027 | 2028 |
|---|---|---|---|
| TSMC CoWoS | ~130 000/mois fin 2026 | — | ~260 000/mois |
| Intel EMIB-T (équivalent) | — | 15 000-20 000/mois | 40 000-45 000/mois |
| Autres alternatives à TSMC | — | — | ~110 000/mois |
Ces chiffres sont des estimations d’analystes et d’équivalences, et non des capacités officiellement annoncées par Intel ou TSMC. Leur comparaison doit donc rester prudente, car CoWoS et EMIB utilisent des architectures différentes et ne consomment pas nécessairement les mêmes wafers ou ne construisent pas les mêmes paquets.
Google pourrait devenir un acteur clé pour Intel
La pénurie crée une autre dynamique susceptible d’être stratégique pour Intel Foundry.
Des informations publiées en 2026 indiquent que Google préparerait Intel comme fournisseur d’empaquetage avancé pour plusieurs millions de TPU en 2028.
Selon ces rumeurs, Google aurait réservé une capacité pour plus de trois millions d’unités, tandis que SK Hynix procéderait à des tests pour évaluer la compatibilité de ses mémoires HBM avec l’empaquetage Intel.
Il s’agit de données sur la chaîne d’approvisionnement, non de volumes garantis.
Ces informations illustrent cependant pourquoi EMIB pourrait devenir une ressource stratégique pour Intel, même si la société continue à vouloir attirer des clients vers ses propres nœuds de fabrication.
Un client peut produire le die principal chez une fonde, puis faire appel à une autre société pour certaines étapes d’empaquetage, ce qui permet une certaine flexibilité dans la gestion de la chaîne.
Pour Intel, cela ouvre une nouvelle voie sur le marché des accélérateurs IA personnalisés.
La course à l’IA ne repose plus uniquement sur la finesse du nœud de fabrication
Pendant longtemps, la compétition dans les semi-conducteurs a été largement basée sur la taille du nœud : 7 nm, 5 nm, 3 nm ou 2 nm.
L’IA oblige à prendre en compte de nombreux autres éléments.
Un accélérateur exige non seulement un nœud logique, mais aussi HBM, interposers ou ponts, substrates avancés, encapsulage, tests et une capacité industrielle suffisante pour assembler tout cela en volume.
Un problème à n’importe laquelle de ces étapes peut limiter la livraison, même si la production des dies est dimensionnée.
TSMC en est conscient et continue d’étendre CoWoS. Sa stratégie technologique prévoit aussi des paquets de plus en plus grands : de solutions actuelles à 5,5 reticules, puis environ 14 reticules en 2028, et des tailles supérieures à partir de 2029.
La projection de 260 000 wafers par mois reste une estimation extérieure, mais confirme l’expansion en cours.
Ce qui est certain, c’est que TSMC augmente sa capacité d’empaquetage avancé en Taïwan et aux États-Unis, en préparant une génération de CoWoS nettement plus large pour 2028.
La difficulté à répondre à la demande stimule une dynamique peu habituelle dans une industrie dominée par TSMC : elle offre à Intel, ASE, Amkor et d’autres fournisseurs une opportunité de devenir de vraies alternatives dans un segment stratégique de la chaîne d’approvisionnement IA.
Sources : wccftech