TSMC a confirmé que son proceso de 2 nanómetros progresse beaucoup plus rapidement que la génération précédente : durant sa deuxième année, il accumule quatre fois plus de tape-outs que le 3 nm au même stade de développement. La technologie N2 a déjà représenté 3 % des revenus issus des wafers au deuxième trimestre 2026, et non du troisième comme le suggèrent certaines informations, tandis que la demande en intelligence artificielle accélère l’engagement de capacités avancées.
Les clés des 2 nanomètres de TSMC en 30 secondes
- Le N2 enregistre quatre fois plus de designs finalisés que le N3 durant sa deuxième année, mais cela ne signifie pas nécessairement qu’il y ait quatre fois plus de puces vendues.
- Les 2 nm ont déjà représenté 3 % des revenus issus des wafers au deuxième trimestre 2026.
- Le calcul haute performance a représenté 66 % du chiffre d’affaires de TSMC, contre 22 % pour les mobiles.
- AMD produit déjà ses prochains EPYC Venice en N2 ; les puces attribuées à Google, Apple ou Qualcomm restent sans confirmation officielle.
L’information a été communiquée par Kevin Zhang, vice-président senior et directeur des opérations adjoint de TSMC, lors du Technology Symposium du 03/07/2026 à Yokohama. L’entreprise estime que la famille des 2 nm bénéficiera d’une adoption plus large et durable que celle des 3 nm, avec des applications dans les mobiles, processeurs pour centres de données, accélérateurs d’IA et autres systèmes haute performance.
La comparaison permet d’évaluer l’intérêt des concepteurs, mais ne prouve pas que TSMC fabrique quatre fois plus de wafer ni qu’elle quadruplera ses revenus avec le N3. Entre la finalisation d’un design et sa mise sur le marché, il existe des étapes telles que la fabrication des masques, la production des premières wafers, les tests, l’optimisation du rendement, l’encapsulage et la préparation du produit final.
Quatre fois plus de tape-outs ne signifient pas quatre fois plus de puces
Le tape-out correspond au moment où un concepteur termine le design d’un circuit intégré et l’envoie à la foundry pour le lancement de la fabrication. Atteindre ce stade indique que le client a investi du temps et de l’argent pour adapter son produit au processus, même si des erreurs ou modifications peuvent encore survenir avant la production en masse.
Le nombre de tape-outs constitue un indicateur avancé de l’adoption. Plus de projets parviennent à cette étape, plus la portefeuille potentiel de futurs produits pour TSMC s’étoffe. Cependant, tous n’auront pas la même taille, volume ou rentabilité : un petit design de mobile et un grand processeur pour centre de données comptent tous deux comme un seul design, malgré des quantités de silicium très différentes nécessaires.
| Indicateur | Ce qu’il représente | Ce qu’il ne démontre pas |
|---|---|---|
| Tape-out | Design terminé et envoyé pour fabrication | Produit commercial déjà disponible |
| Quatre fois plus de designs | Plus de projets par rapport à N3 | Quatre fois plus de wafers |
| Revenus liés au N2 | Chiffre d’affaires généré durant le trimestre | Ventes directes aux consommateurs |
| Capacité déployée | Demande anticipée des clients | Utilisation finale garantie |
| Rendement de fabrication | Pourcentage de chips exploitables par wafer | Performance du produit en conditions réelles |
Le N2 est le premier procédé de TSMC à utiliser des transistors en nanosheets avec une structure de porte enveloppante, connue sous le nom de GAA (gate-all-around). Par rapport au N3E, le fabricant annonce une amélioration de vitesse comprise entre 10 % et 15 % tout en maintenant la consommation, ou une réduction énergétique de 25 % à 30 % pour une performance équivalente. La densité du chip pourrait augmenter de plus de 1,15 fois, mais cela dépend du design, de la combinaison logique, mémoire et interconnexions.
TSMC a lancé la production en volume du N2 au cours du quatrième trimestre 2025. Seulement deux trimestres plus tard, cette technologie représentait 3 % de ses revenus par wafers. Ce chiffre concerne le deuxième trimestre 2026, clôturé le 30 juin ; le troisième trimestre venait tout juste de commencer lorsque l’information a été publiée.
| Revenus par technologie TSMC | Deuxième trimestre 2026 |
|---|---|
| 2 nm | 3 % |
| 3 nm | 30 % |
| 5 nm | 33 % |
| 7 nm | 11 % |
| Technologies inférieures ou égales à 7 nm | 77 % |
La présence de revenus avant le lancement officiel de nombreux produits est une pratique courante. TSMC facture la fabrication de wafers à ses clients avant que les processeurs ne soient encapsulés, intégrés dans des serveurs ou téléphones, puis commercialisés.
L’IA occupe maintenant la place qu’occupaient autrefois les mobiles
La croissance du N2 coïncide avec une évolution dans la répartition des activités de TSMC. La calcul haute performance (HPC), qui inclut les processeurs pour centres de données et les accélérateurs d’IA, a augmenté de 20 % par rapport au trimestre précédent et représente désormais 66 % du chiffre d’affaires. Les mobiles ont diminué de 4 %, représentant 22 % des revenus.
| Plateforme | Poids dans les revenus du deuxième trimestre |
|---|---|
| Calcul haute performance | 66 % |
| Smartphones | 22 % |
| Internet des objets | 5 % |
| Automobile | 4 % |
| Électronique grand public | 1 % |
Cette répartition explique pourquoi les futurs accélérateurs et processeurs pour centres de données pourront absorber une part importante de la capacité en 2 nm. Il s’agit de chips volumineux, coûteux, liés à des plateformes nécessitant aussi un encapsulage avancé, une mémoire à bande passante élevée et des réseaux à haute performance.
Le premier client ayant publiquement confirmé un produit HPC en N2 est AMD. En mai, la société a annoncé avoir commencé à augmenter la production de Venice, sa prochaine génération de processeurs EPYC pour serveurs. AMD qualifie ce produit de premier HPC à atteindre cette étape avec le processus 2 nm de TSMC, avec des plans futurs pour la famille Verano.
TSMC ne révèle généralement pas tous ses clients ni les produits en fabrication. Elle n’a pas non plus confirmé que le Tensor G6 de Google soit le premier processeur mobile commercial en 2 nm, ni que l’A20 Pro d’Apple, ou futures générations de Snapdragon ou Dimensity, utilisent N2 ou N2P. Ces noms proviennent de fuites ou d’informations issues de la chaîne d’approvisionnement, non d’annonces officielles.
Il n’est pas non plus confirmé qu’Apple abandonnera le 2 nm après deux générations pour éviter une pénurie. Passer à l’A14, processus parfois qualifié de manière informelle de « 1,4 nm », ferait partie de l’évolution standard de ses chips si la société choisissait cette option, mais TSMC n’a pas annoncé d’allocation spécifique ni de préférences clients.
La fondeuse reconnaît néanmoins que la demande liée à l’IA reste très forte. Son CEO, C. C. Wei, a indiqué que les agents d’IA augmentent également la demande en CPU dans les centres de données, en plus des accélérateurs. TSMC fabrique des puces pour des clients utilisant des architectures x86, Arm et RISC-V, ce qui lui permet de bénéficier indépendamment du type de processeur choisi.
L’entreprise a augmenté son budget d’investissement pour 2026 à une fourchette de 60 à 64 milliards de dollars. Entre 70 % et 80 % seront consacrés à des processus avancés, tandis que 10 % à 20 % iront à l’encapsulage, aux tests, aux masques et autres activités.
Le démarrage d’une nouvelle technologie entraîne aussi des coûts. TSMC prévoit que la rapide expansion du N2 réduira sa marge brute de 3 à 4 points de pourcentage durant le second semestre. Les premières phases supportent la dépréciation des équipements, une baisse de productivité, ainsi que des coûts d’apprentissage jusqu’à ce que le rendement des wafers augmente.
N2P, N2X et N2U prolongeront la durée commerciale des 2 nm
Le N2 ne sera pas un procédé unique, mais le début d’une famille avec différentes variantes adaptées à diverses utilisations. La stratégie reprend le modèle appliqué aux N5 et N3 : maintenir des règles de fabrication compatibles autant que faire se peut, tout en améliorant la vitesse, la consommation ou la densité, sans obliger le client à redessiner totalement le chip.
| Procédé | Objectif | Amélioration annoncée |
|---|---|---|
| N2 | Mobiles, IA, HPC | Jusqu’à +15 % de vitesse ou -30 % de consommation comparé au N3E |
| N2P | Évolution compatible avec N2 | Environ +5 % de performance par rapport à N2 |
| N2X | Performance maximale | Jusqu’à +10 % via des cellules à haute vitesse |
| N2U | Solution équilibrée pour mobiles et HPC | Entre +3 % et +4 % de vitesse ou -8 % à -10 % de consommation par rapport à N2P |
| A16 | HPC avec alimentation arrière | Entre +8 % et +10 % de vitesse par rapport à N2P |
| A14 | Deuxième génération de nanosheets | Jusqu’à +15 % de vitesse ou -30 % de consommation par rapport à N2 |
N2P conserve les règles de conception du N2 et offre environ 5 % de performance supplémentaire. TSMC pense que cette variante pourrait représenter la majorité des utilisations de la famille, car elle facilite la réutilisation des IP et des blocs déjà développés, avec peu de modifications. Sa production est prévue pour la seconde moitié de 2026.
N2X cible les puces prioritaires en fréquence, pouvant supporter une consommation plus élevée. Elle combine des cellules de très haut rendement avec des dispositifs rapides, insérables uniquement dans les chemins critiques du design.
N2U, attendu pour 2028, offrira une amélioration plus modérée sur N2P. Son objectif est de tirer parti de la maturité et des performances industrielles accumulées par la plateforme, étant une option adaptée aux produits recherchant efficacité et coûts plus prévisibles, sans passer directement à l’A14.
Pour les charges importantes d’IA, TSMC prépare également l’A16, qui intègre une alimentation électrique depuis l’arrière du wafer. Cette technologie libère de l’espace à l’avant pour les signaux et réduit les chutes de tension dans les designs à réseaux d’alimentation très denses.
L’augmentation des tape-outs indique que les clients sont prêts à assumer le coût de la conception pour le N2. La validation commerciale se concrétisera lorsque ces projets passeront en production, atteindront de bons rendements et trouveront leur marché.
Pour l’instant, les données confirmées montrent une adoption plus rapide que celle du N3, une croissance importante des revenus et une capacité de plus en plus conditionnée par l’infrastructure IA. Rien ne prouve que les fabricants de mobiles aient perdu l’accès au 2 nm ni comment TSMC repartira ses wafers entre Apple, AMD, Nvidia, Google, Qualcomm ou MediaTek.
Questions fréquentes
Que signifie que le N2 ait quatre fois plus de tape-outs que le N3 ?
Cela indique que quatre fois plus de designs ont atteint la phase de livraison à la fondation durant la deuxième année de la technologie. Cela ne signifie pas qu’il y ait quatre fois plus de puces fabriquées ou vendues.
Les 2 nm ont-ils représenté 3 % des revenus au troisième trimestre ?
Non. Ce chiffre correspond aux revenus issus des wafers du deuxième trimestre 2026. TSMC n’a publié qu’une prévision pour le troisième trimestre.
Quel produit commercial utilise déjà la technologie 2 nm de TSMC ?
AMD a confirmé que ses processeurs EPYC Venice voient leur production augmenter en N2. D’autres produits mobiles attribués à Google, Apple, Qualcomm ou MediaTek n’ont pas encore été officiellement confirmés.
Pourquoi l’intelligence artificielle pourrait-elle limiter la capacité pour les mobiles ?
Les processeurs et accélérateurs pour centres de données utilisent des designs volumineux en raison des exigences croissantes en capacité. Toutefois, TSMC n’a pas annoncé qu’elle retirerait de la capacité aux fabricants de smartphones ou précisé comment elle la répartirait.
