TSMC a confirmé que son procédé de 2 nanomètres progresse bien plus vite que la génération précédente : durant sa deuxième année, il accumule quatre fois plus de tape-outs que le 3 nm au même stade de développement. La technologie N2 a déjà représenté 3 % des revenus issus des wafers au deuxième trimestre 2026, et non du troisième comme l’ont suggéré certaines lectures rapides, tandis que la demande en intelligence artificielle accélère l’engagement de capacités avancées.

Les clés des 2 nanomètres de TSMC en 30 secondes

• Le N2 enregistre quatre fois plus de designs finalisés que le N3 durant sa deuxième année, sans que cela signifie quatre fois plus de puces vendues.
• Les 2 nm ont déjà représenté 3 % des revenus issus des wafers au deuxième trimestre 2026.
• Le calcul haute performance a représenté 66 % du chiffre d’affaires de TSMC, contre 22 % pour les mobiles.
• AMD produit déjà ses prochains EPYC Venice en N2 ; les puces attribuées à Google, Apple ou Qualcomm restent sans confirmation officielle.

L’information vient de Kevin Zhang, vice-président senior et directeur des opérations adjoint de TSMC, lors du Technology Symposium du 3 juillet 2026 à Yokohama. L’entreprise s’attend à ce que la famille des 2 nm bénéficie d’une adoption plus large et plus durable que celle des 3 nm, avec des applications dans les mobiles, les processeurs pour centres de données, les accélérateurs d’IA et d’autres systèmes haute performance.

La comparaison permet d’évaluer l’intérêt des concepteurs, mais ne prouve pas que TSMC fabrique quatre fois plus de wafers ni qu’elle quadruplera ses revenus par rapport au N3. Entre la finalisation d’un design et sa mise sur le marché, il reste la fabrication des masques, la production des premières wafers, les tests, l’optimisation du rendement, l’encapsulage et la préparation du produit final.

Quatre fois plus de tape-outs ne veut pas dire quatre fois plus de puces

Le tape-out correspond au moment où un concepteur termine le design d’un circuit intégré et l’envoie à la foundry pour lancer la fabrication. Atteindre ce stade indique que le client a déjà investi du temps et de l’argent pour adapter son produit au procédé, même si des erreurs ou modifications peuvent encore survenir avant la production en masse.

Le nombre de tape-outs reste un indicateur avancé de l’adoption : plus de projets atteignent cette étape, plus le portefeuille potentiel de futurs produits s’étoffe pour TSMC. Mais tous n’auront pas la même taille, le même volume ni la même rentabilité. Un petit design de mobile et un grand processeur pour centre de données comptent tous deux comme un seul design, malgré des quantités de silicium très différentes.

Le N2 est le premier procédé de TSMC à utiliser des transistors en nanosheets avec une structure de grille enveloppante, dite GAA (gate-all-around). Face au N3E, le fabricant annonce une amélioration de vitesse de 10 % à 15 % à consommation égale, ou une baisse d’énergie de 25 % à 30 % à performance égale. La densité du chip pourrait grimper de plus de 1,15 fois, mais tout dépend du design et de la combinaison entre logique, mémoire et interconnexions.

TSMC a lancé la production en volume du N2 au quatrième trimestre 2025. Deux trimestres plus tard seulement, cette technologie représentait déjà 3 % de ses revenus par wafers, un chiffre qui concerne le deuxième trimestre 2026, clôturé le 30 juin ; le troisième trimestre venait tout juste de commencer quand l’information a été publiée.

Enregistrer des revenus avant le lancement officiel de nombreux produits est une pratique courante : TSMC facture la fabrication des wafers à ses clients avant que les processeurs ne soient encapsulés, intégrés dans des serveurs ou téléphones, puis commercialisés. Cette dépendance de toute la filière à quelques nœuds avancés est justement ce que soulignait notre article sur le goulet d’étranglement de TSMC qui s’étend à toute la chaîne des puces.

L’IA occupe désormais la place qu’occupaient les mobiles

La croissance du N2 coïncide avec un basculement dans la répartition des activités de TSMC. Le calcul haute performance (HPC), qui inclut les processeurs pour centres de données et les accélérateurs d’IA, a progressé de 20 % par rapport au trimestre précédent et pèse désormais 66 % du chiffre d’affaires. Les mobiles ont reculé de 4 %, à 22 % des revenus.

Cette répartition explique pourquoi les futurs accélérateurs et processeurs pour centres de données pourraient absorber une part importante de la capacité en 2 nm. Ce sont des chips volumineux et coûteux, qui exigent aussi un encapsulage avancé, de la mémoire à bande passante élevée et des réseaux haute performance.

Le premier client à avoir confirmé publiquement un produit HPC en N2 est AMD. En mai, la société a annoncé avoir commencé à augmenter la production de Venice, sa prochaine génération de processeurs EPYC pour serveurs, qu’elle qualifie de premier HPC à franchir cette étape sur le procédé 2 nm de TSMC, avec la famille Verano déjà dans les cartons.

TSMC ne révèle généralement pas tous ses clients ni les produits en fabrication. Elle n’a pas confirmé que le Tensor G6 de Google soit le premier processeur mobile commercial en 2 nm, ni que l’A20 Pro d’Apple, ou les futures générations de Snapdragon ou Dimensity, utilisent le N2 ou le N2P. Ces noms viennent de fuites ou d’informations de la chaîne d’approvisionnement, pas d’annonces officielles. Rien ne confirme non plus qu’Apple abandonnerait le 2 nm après deux générations pour éviter une pénurie : passer à l’A14, parfois qualifié de manière informelle de « 1,4 nm », ferait simplement partie de l’évolution standard de ses chips si la société choisissait cette voie.

La fondeuse reconnaît néanmoins que la demande liée à l’IA reste très forte. Son PDG, C. C. Wei, a indiqué que les agents d’IA font aussi grimper la demande en CPU dans les centres de données, en plus des accélérateurs, une tendance que confirme aussi la montée en puissance des outils de conception assistés par IA, comme le montre l’intégration d’agents IA par Cadence dans la conception de puces et d’encapsulés avancés. TSMC fabrique des puces pour des clients utilisant des architectures x86, Arm et RISC-V, ce qui la met à l’abri du choix d’architecture retenu par chacun.

L’entreprise a relevé son budget d’investissement 2026 à une fourchette de 60 à 64 milliards de dollars. Entre 70 % et 80 % iront aux procédés avancés, et 10 % à 20 % à l’encapsulage, aux tests, aux masques et autres activités. Le démarrage d’une nouvelle technologie a aussi un coût : TSMC prévoit que l’expansion rapide du N2 réduira sa marge brute de 3 à 4 points durant le second semestre, le temps que la dépréciation des équipements, la productivité initiale plus faible et les coûts d’apprentissage se résorbent avec la hausse du rendement des wafers.

N2P, N2X et N2U prolongeront la carrière commerciale des 2 nm

Le N2 ne restera pas un procédé isolé, mais le point de départ d’une famille avec plusieurs variantes adaptées à des usages différents. La stratégie reprend le modèle déjà appliqué aux N5 et N3 : garder des règles de fabrication compatibles autant que possible, tout en améliorant vitesse, consommation ou densité, sans forcer le client à redessiner tout le chip. Cette course aux nœuds avancés met d’ailleurs la pression sur les concurrents, comme le montre l’arrivée du High-NA EUV chez Intel sur Panther Lake.

N2P conserve les règles de conception du N2 et offre environ 5 % de performance supplémentaire. TSMC pense que cette variante pourrait concentrer la majorité des usages de la famille, car elle facilite la réutilisation des IP et des blocs déjà développés. Sa production est prévue pour la seconde moitié de 2026. N2X cible les puces prioritaires en fréquence, capables de supporter une consommation plus élevée, en combinant cellules à très haut rendement et dispositifs rapides, réservés aux chemins critiques du design.

N2U, attendu pour 2028, apportera une amélioration plus modérée sur N2P, en misant sur la maturité et les performances industrielles accumulées par la plateforme : une option pour les produits qui cherchent efficacité et coûts prévisibles sans sauter directement à l’A14. Pour les charges IA les plus lourdes, TSMC prépare aussi l’A16, qui intègre une alimentation électrique depuis l’arrière du wafer : cette technique libère de l’espace à l’avant pour les signaux et réduit les chutes de tension dans les designs à réseaux d’alimentation très denses.

La hausse des tape-outs montre que les clients sont prêts à payer le coût de la conception pour le N2. La validation commerciale se jouera quand ces projets passeront en production, atteindront de bons rendements et trouveront leur marché. Pour l’instant, les données confirmées montrent une adoption plus rapide que celle du N3, une croissance solide des revenus et une capacité de plus en plus conditionnée par l’infrastructure IA. Rien ne prouve que les fabricants de mobiles aient perdu l’accès au 2 nm, ni comment TSMC répartira ses wafers entre Apple, AMD, Nvidia, Google, Qualcomm ou MediaTek.

Questions fréquentes

Que signifie que le N2 ait quatre fois plus de tape-outs que le N3 ?

Quatre fois plus de designs ont atteint la phase de livraison à la fonderie durant la deuxième année de la technologie. Cela ne veut pas dire quatre fois plus de puces fabriquées ou vendues.

Les 2 nm ont-ils représenté 3 % des revenus au troisième trimestre ?

Non. Ce chiffre correspond aux revenus issus des wafers du deuxième trimestre 2026. TSMC n’a publié qu’une prévision pour le troisième trimestre.

Quel produit commercial utilise déjà la technologie 2 nm de TSMC ?

AMD a confirmé que ses processeurs EPYC Venice voient leur production augmenter en N2. Les produits mobiles attribués à Google, Apple, Qualcomm ou MediaTek n’ont pas encore été officiellement confirmés.

Pourquoi l’IA pourrait-elle limiter la capacité disponible pour les mobiles ?

Les processeurs et accélérateurs pour centres de données utilisent des designs volumineux vu leurs besoins croissants en capacité. TSMC n’a toutefois pas annoncé retirer de capacité aux fabricants de smartphones, ni précisé comment elle la répartira.