TSMC se prépare à étendre une nouvelle fois sa capacité de fabrication sur ses nœuds les plus avancés. Selon des sources de la chaîne d’approvisionnement citées par le journal taïwanais Economic Daily News, l’objectif pour les 2 nanomètres (N2) est d’atteindre 110 000 plaquettes mensuelles d’ici la mi-2027, contre environ 90 000 prévues pour la fin 2026. La production en 3 nm devrait également connaître une croissance, passant de plus de 180 000 à environ 210 000 plaquettes par mois. Ces estimations, issues de l’industrie, n’ont pas été officiellement confirmées par TSMC, mais elles s’inscrivent dans ses plans annoncés pour augmenter la capacité en N2 et N3 face à la demande croissante en intelligence artificielle et calcul haute performance.
Les clés de l’expansion de TSMC en 30 secondes
- La capacité N2 passerait de 90 000 plaquettes mensuelles à la fin 2026 à 110 000 d’ici la mi-2027, selon des sources de la chaîne d’approvisionnement.
- La croissance prévue est d’environ 22 %, tandis que celle des 3 nm dépasserait 16 %, pour atteindre environ 210 000 plaquettes par mois.
- TSMC confirme séparément qu’elle augmente la production de N2 à Hsinchu et Kaohsiung pour répondre à la demande en mobiles, HPC et IA.
- La société prévoit également d’étendre N3 à Taïwan et de commencer la fabrication sur ce nœud en Arizona durant la seconde moitié de 2027.
- TSMC n’a pas officialisé ces chiffres filtrés et rappelle que ses données de capacité doivent venir de ses communiqués officiels.
La différence entre ces différentes sources est importante. Si TSMC reconnait publiquement une expansion significative de ses technologies N2 et N3, elle n’a pas confirmé que ces capacités atteindront précisément 110 000 et 210 000 plaquettes mensuelles.
Selon des informations publiées le 14 septembre à Taïwan, la société a refusé de commenter ces chiffres précis, en rappelant que ses déclarations officielles doivent être consultées pour toute donnée de capacité.
Ainsi, cette information permet de suivre la direction indiquée par les fournisseurs de TSMC, mais elle ne doit pas encore être considérée comme un objectif officiel de l’entreprise.
Les 2 nm commencent à croître plus rapidement que les 3 nm
Les chiffres fournis par la chaîne d’approvisionnement illustrent une expansion particulièrement rapide de N2.
| Technologie | Fin 2026 | Mi-2027 | Croissance approximative |
|---|---|---|---|
| TSMC N2 | 90 000 plaquettes/mois | 110 000 plaquettes/mois | 22 % |
| TSMC N3 | >180 000 plaquettes/mois | 210 000 plaquettes/mois | >16 % |
Il est logique que N2 croisse en pourcentage plus rapidement, car sa capacité initiale est encore plus modeste et le processus est en phase d’expansion plus précoce.
TSMC a commencé la production de masse de N2 au quatrième trimestre 2025, comme le confirme son rapport annuel.
L’entreprise indique également que le rendement de fabrication (yield) s’améliore favorablement, et que la production progresse durant 2026.
Lors de sa présentation de résultats pour le premier trimestre, TSMC a expliqué que N2 est déployé en plusieurs phases dans ses usines de Hsinchu et Kaohsiung, principalement pour répondre à la demande en appareils mobiles, HPC et IA.
Un autre indicateur officiel, qui donne une idée de la vitesse de cette expansion, a été indiqué par Cliff Hou, vice-président senior et Deputy Co-COO de TSMC, lors du Symposium technologique de 2026 : la société prévoit que sa capacité en 2 nm croîtra à un taux annuel composé proche de 70 % entre 2026 et 2028.
De plus, la production de N2 durant la première année devrait être environ 45 % supérieure à celle de N3 lors de sa première année, en 2023.
Cela montre que TSMC cherche à accélérer N2 dès ses phases initiales, alors qu’elle continue à investir dans le N3 pour couvrir une demande élevée sur plusieurs années.
N2 modifie également l’architecture des transistors chez TSMC
Les 2 nm représentent bien plus qu’une simple réduction de nom commercial du nœud.
N2 introduit pour la première fois chez TSMC une architecture de transistors nanosheets, en remplacement des FinFET utilisés dans les générations précédentes comme le N3.
Les transistors nanosheets utilisent une structure gate-all-around (GAA), où la porte contrôle le canal depuis plusieurs côtés, permettant un contrôle électrique plus précis et des améliorations continues en termes de performance et d’efficacité énergétique à mesure que la taille des transistors diminue.
TSMC développe également plusieurs technologies associées autour de cette famille.
N2 constitue la base, tandis que N2P offrira des améliorations supplémentaires en performance et consommation. Sa production en volume est officiellement prévue pour la seconde moitié de 2026.
Par ailleurs, la même période devrait voir le lancement de la production de l’A16.
L’A16 utilise aussi des transistors nanosheets mais intègre Super Power Rail (SPR), une technologie de TSMC conçue pour relier l’alimentation électrique à la partie arrière du circuit.
Ce procédé vise en particulier certains designs HPC où l’alimentation électrique et la densité d’interconnexions deviennent des contraintes majeures.
Ainsi, évoquer simplement la « capacité en 2 nm » masque une famille de processus en constante extension et diversification.
Les 3 nm ont encore beaucoup de potentiel
La croissance rapide de N2 ne signifie pas que TSMC va arrêter ses lignes en 3 nm pour se concentrer uniquement sur N2.
Au contraire, c’est la gamme N3 qui continue d’être renforcée, en anticipant une forte demande sur plusieurs années.
En avril dernier, TSMC a reconnu une situation inhabituelle : historiquement, lorsqu’un nœud atteignait sa pleine capacité, l’entreprise évitait d’augmenter massivement la production supplémentaire.
Mais avec N3, cette pratique change.
La société explique que la demande en IA l’incite à augmenter ses investissements pour ajouter de nouvelles capacités en 3 nm.
Le N3 est utilisé pour des processeurs mobiles et HPC, mais TSMC mentionne aussi explicitement les applications d’IA et les base dies de mémoire HBM (High Bandwidth Memory).
Ces dernières sont particulièrement stratégiques, puisque les GPU et accélérateurs IA mobilisent plusieurs piles de mémoire HBM autour du processeur principal. La croissance de ces systèmes accroît également la complexité et la demande pour la fabrication de ces composants mémoire.
Pour répondre à cette demande, TSMC poursuit son expansion à l’échelle internationale, notamment en construisant une nouvelle usine de 3 nm à Tainan, dans le parc technologique Tainan Science Park, dont la production en volume est prévue pour la première moitié de 2027.
Elle continue aussi à convertir certains équipements de 5 nm à Tainan afin d’augmenter la capacité en 3 nm.
Arizona commencera à produire des puces en 3 nm en 2027
L’expansion aux États-Unis constitue une étape cruciale.
La première usine de TSMC en Arizona a démarré la production en volume avec la technologie N4 durant le quatrième trimestre 2024.
La seconde usine utilisera la technologie 3 nm.
TSMC confirme que cette installation a été finalisée en 2025 et que la production en volume commencera durant la seconde moitié de 2027.
Ce calendrier a été avancé par rapport aux premiers plans initiaux.
Une troisième usine en Arizona, dont la construction a débuté en 2025, sera dédiée à des processus N2 et A16 et devrait commencer ses opérations vers la fin de cette décennie.
TSMC a également lancé en 2026 des travaux préliminaires pour une quatrième usine et pour sa première installation dédiée à l’emballage avancé aux États-Unis.
La société a aussi acquis une seconde grande parcelle de terrain proche du site principal.
TSMC lie explicitement cette extension à la forte demande prévue pour plusieurs années dans le domaine de l’IA.
Le prochain nœud ne sera pas en production en 2027
Un autre aspect des récentes informations sur TSMC requiert une correction.
Certaines rumeurs évoquaient que le processus 1,4 nm, nommé A14, pourrait entrer en production en 2027.
Ce calendrier ne correspond pas à la planification officielle de TSMC.
L’entreprise indique actuellement que A14 débutera sa production en volume en 2028.
L’A14 utilisera la deuxième génération de transistors nanosheets de TSMC et représentera une avancée majeure par rapport à N2 en termes de performance, consommation et densité.
Ainsi, 2027 sera principalement marquée par la croissance de N2 et N3, ainsi que par l’expansion de N2P et A16 débutant à la seconde moitié de 2026.
L’arrivée en production d’A14, selon le calendrier officiel, est prévue pour l’année suivante.
L’IA, les puces et l’emballage obligent à développer plusieurs technologies simultanément
La course à l’intelligence artificielle pousse TSMC à une situation particulière.
Le fabricant ne peut pas simplement remplacer un nœud par un autre dans une transition classique. Il doit augmenter simultanément plusieurs technologies.
N3 continue de voir sa demande croître. N2 commence une expansion bien plus rapide. A16 vise les puces HPC très exigeantes. Et en même temps, TSMC doit étendre ses technologies d’emballage avancé telles que CoWoS (Chip-on-Wafer-on-Substrate), pour intégrer de grands accélérateurs avec mémoire HBM.
TSMC a indiqué que N3 représentait déjà 24 % de ses revenus par plaquette en 2025.
L’entreprise s’attend à ce que la demande structurelle liée à l’IA continue pendant plusieurs années, ce qui justifie l’augmentation de ses investissements, notamment dans la construction et la conversion de fabs.
Les chiffres filtrés de 110 000 plaquettes N2 et 210 000 N3 par mois permettent d’entrevoir l’étendue de cette expansion prévue pour 2027, mais doivent rester considérés comme des estimations de la chaîne d’approvisionnement jusqu’à confirmation officielle de TSMC.
Ce qui est certain, c’est que N2 a commencé sa production commerciale et augmente sa capacité plus rapidement que N3 au début, alors que TSMC continue d’investir dans le 3 nm en raison de la demande continue en IA, HPC et mobiles, qui maintient également le besoin dans l’ancien nœud.
Le passage d’une génération à l’autre ne signifie plus une suppression immédiate de l’ancienne. Avec la forte demande actuelle en calcul, TSMC doit produire simultanément de nombreux chips avancés sur plusieurs générations.