Intel et SoftBank ont levé le voile sur HB3DM, leur projet commun de mémoire 3D conçu pour disputer le terrain à la HBM dans les charges d’intelligence artificielle. Derrière l’acronyme se cache une architecture baptisée Z-Angle Memory (ZAM), portée par SAIMEMORY, la filiale mémoire de SoftBank, et appuyée sur le savoir-faire d’Intel en empaquetage avancé. La promesse est claire : plus de bande passante par millimètre carré et moins de consommation. La réalité, plus prudente, c’est qu’on parle d’un prototype attendu pour l’exercice 2027 et d’une commercialisation pas avant 2029.
Les détails proviennent d’une présentation programmée pour le VLSI Symposium 2026 de juin à Honolulu. Première démonstration : neuf couches empilées, soit une couche logique en base et huit couches de DRAM superposées, reliées par hybrid bonding sur un substrat silicium de 3 µm par couche. Sur le papier, la densité atteinte ferait pâlir la HBM4 actuelle. Sur le terrain industriel, il reste un long chemin.
Ce que change HB3DM par rapport à la HBM
La HBM repose déjà sur l’empilement vertical de puces DRAM connectées par TSV. HB3DM va plus loin : la couche logique pilote le flux de données pendant que les huit couches DRAM stockent l’information, le tout dans un format ultra-compact. La conséquence directe, c’est un débit théorique plus élevé pour une surface équivalente et, selon les chiffres avancés par SAIMEMORY, jusqu’à 40 % de consommation en moins par rapport à la HBM classique.
SoftBank a officialisé l’accord en février dernier. SAIMEMORY licencie la propriété intellectuelle de Z-Angle Memory et collabore avec Intel pour faire mûrir la technologie. Objectif affiché : prototypes en 2027, production commerciale en 2029. Un calendrier qui le situe en concurrence directe avec la HBM5, et non avec la HBM4 dont les premières puces de 36 et 48 GB arrivent déjà chez Micron, SK hynix et Samsung.
Les chiffres techniques publiés ont de quoi attirer l’attention. Chaque couche embarque environ 13 700 TSV, le die mesure 171 mm² et la densité de bande passante atteint 0,25 Tb/s par mm². Multiplié par la surface, cela donne près de 5,3 TB/s par empilement. La capacité, en revanche, plafonne autour de 9 à 10 GB par module — très loin des 36 ou 48 GB déjà disponibles sur la HBM4.
| Caractéristique | HB3DM / ZAM (données diffusées) |
|---|---|
| Structure | 1 couche logique + 8 couches DRAM |
| Nombre total de couches | 9 |
| Épaisseur du substrat DRAM | 3 µm par couche |
| Connexion verticale | Hybrid bonding |
| TSV par couche | ≈ 13 700 |
| Capacité estimée | 9 à 10 GB par empilement |
| Surface du die | 171 mm² |
| Densité de bande passante | 0,25 Tb/s/mm² |
| Bande passante estimée | ≈ 5,3 TB/s par empilement |
| Prototype | Exercice fiscal 2027 |
| Commercialisation | Exercice fiscal 2029 |
La comparaison avec la HBM4 demande de la prudence. Micron annonce une interface de 2 048 broches, des vitesses au-dessus de 11 Gbps et plus de 2,8 TB/s par empilement, avec des prototypes 16-high de 48 GB. HB3DM affiche un débit supérieur sur le papier, mais avec une capacité initiale bien plus modeste. Pour entraîner ou faire tourner des modèles d’IA en production, ces deux paramètres comptent autant l’un que l’autre : déplacer vite des données ne sert à rien si le processeur n’a pas assez de mémoire à proximité.
Une feuille de route qui croise déjà la HBM5
Intel et SAIMEMORY ne vendent pas une mémoire prête pour le marché. Ils valident une architecture. HB3DM en est encore au stade démonstration et ne menace pas les accélérateurs prévus pour 2026 ou 2027 — ceux-là tablent toujours sur HBM3E et HBM4. Le calendrier importe d’autant plus que la HBM continue d’avancer. SK hynix, Samsung et Micron travaillent déjà sur la HBM4E, avec des die plus sophistiqués et des configurations de capacité supérieure. Quand ZAM atteindra l’échelle commerciale, le marché regardera probablement vers la HBM5.
L’enjeu reste pertinent malgré tout. La demande en mémoire à très haut débit ne cesse de grimper avec l’essor de l’IA. Modèles de langage, systèmes multimodaux, agents et inférence à grande échelle réclament des volumes massifs de données déplacés à faible latence et avec une consommation maîtrisée. La pénurie de HBM, son coût et la complexité de son emballage ouvrent un espace réel pour des approches alternatives, même si aucune n’est aboutie. Les fabricants qui se positionnent sur la mémoire pour serveurs IA misent tous sur cette tendance, comme le montre la croissance de Montage Technology sur le DDR5 destiné aux serveurs d’IA.
Le rôle d’Intel mérite qu’on s’y arrête. La société a quitté la fabrication directe de mémoire il y a des années, mais elle a conservé un savoir-faire en empaquetage avancé, en interconnexion et en empilement 3D. SoftBank précise que SAIMEMORY s’appuiera sur les technologies validées par l’initiative Next Generation DRAM Bonding d’Intel, développée dans le cadre des programmes américains dédiés à la mémoire de prochaine génération. C’est exactement le terrain où Intel affronte les acteurs asiatiques de l’encapsulation avancée comme JCET.
Cela ne veut pas dire qu’Intel produira ses propres couches DRAM. La chaîne d’approvisionnement reste floue. TrendForce note qu’on ignore encore quand SAIMEMORY commercialisera ses composants ni qui fabriquera la DRAM de base. La présence d’Intel suggère pourtant un retour indirect du fondeur sur le terrain de la mémoire avancée, après plus d’une décennie d’absence.
Plus de bande passante, moins de capacité : un compromis assumé
L’argument fort de HB3DM, c’est la bande passante. Un empilement à 5,3 TB/s serait redoutable pour des cas d’usage où le processeur a besoin d’un flux continu de données : inférence, accélération de matrices denses, charges HPC spécifiques. La densité par surface ouvre aussi la porte à des accélérateurs plus compacts, ou à plus de canaux mémoire dans une même empreinte.
Le revers, c’est la capacité. Un module de 10 GB pèse peu face aux besoins actuels de l’IA. Pour entraîner un grand modèle, il faut de la bande passante et de la mémoire à proximité du calcul. Si un accélérateur doit cumuler plusieurs empilements HB3DM pour égaler la capacité d’une configuration HBM4, le bénéfice en débit s’érode au profit d’une complexité accrue, d’un coût plus élevé et d’une consommation cumulée qui finit par compter.
HB3DM ne se présente donc pas comme un remplaçant universel de la HBM. Il vise plutôt des niches : accélérateurs d’inférence, systèmes HPC ciblés, architectures où le débit prime, ou produits Intel cherchant à se différencier de NVIDIA et AMD. Ce positionnement se rapproche de la stratégie observée chez d’autres acteurs mémoire qui ciblent des segments précis, à l’image de Nanya qui s’est glissé dans la chaîne LPDDR5X de NVIDIA Vera Rubin.
L’efficacité thermique reste un point d’interrogation. Empiler neuf couches dans 171 mm² avec une couche logique active en base, c’est une vraie contrainte de dissipation. ZAM revendique une consommation moindre et une structure conçue pour mieux évacuer la chaleur, mais aucune mesure indépendante en conditions réelles n’est encore disponible.
Si la réduction de 40 % de consommation par rapport à la HBM classique se vérifie en production, l’argument devient massif. Dans les centres de données IA, chaque watt économisé pèse — sur la facture électrique, sur la gestion thermique, sur la densité par rack et sur la capacité de déploiement. C’est précisément l’un des leviers que les fonderies cherchent à optimiser, comme on le voit avec Samsung qui pousse son rendement 4 nm pour décrocher des commandes IA.
La mémoire devient le nouveau front de l’IA
HB3DM arrive à un moment où l’industrie redécouvre une évidence connue des architectes système : le calcul ne sert à rien si la mémoire n’alimente pas le processeur à la bonne vitesse. Avec l’IA, ce constat est devenu un enjeu commercial direct. Jusqu’ici, la conversation tournait autour des GPU, des accélérateurs et des nodes de fabrication. Le goulot mémoire grignote chaque trimestre du terrain dans les choix d’architecture.
La HBM est coûteuse, complexe à produire, limitée en approvisionnement et exigeante côté emballage. Sa position dominante n’est pas remise en cause à court terme, mais elle peut s’éroder si des alternatives offrent plus de bande passante, moins de consommation ou une meilleure scalabilité. La question pour ZAM est de passer de la démonstration technique à la production viable, rentable et conforme aux exigences des concepteurs d’accélérateurs. L’histoire du matériel regorge d’architectures prometteuses bloquées à la barrière industrielle. En mémoire, le saut est encore plus rude : il faut tenir performance, fiabilité, capacité, coût, volume et plusieurs années de validation client.
Intel et SoftBank avancent une idée intéressante mais encore à prouver. HB3DM ne supplantera pas la HBM4 sur la seule base d’un débit théorique. Il devra démontrer qu’il peut monter en capacité, garantir une fabrication viable et convaincre les intégrateurs qu’il apporte une vraie valeur ajoutée et pas juste une curiosité technique de plus.
Ce qui est intéressant, c’est que la compétition ne se limite plus à améliorer la HBM existante. La pression de l’IA pousse à explorer la mémoire 3D, l’empaquetage avancé, les chiplets, l’interconnexion et la gestion de la consommation. Si HB3DM trouve son marché, Intel récupère une voix dans la mémoire avancée. Sinon, il aura au moins confirmé que la prochaine bataille de l’IA se jouera aussi dans les quelques micromètres qui séparent une couche mémoire d’une autre.
Questions fréquentes
Qu’est-ce que HB3DM exactement ?
Une mémoire 3D basée sur Z-Angle Memory (ZAM), développée par Intel et SAIMEMORY (filiale mémoire de SoftBank). Objectif : haut débit et faible consommation pour les charges IA et HPC, avec une architecture neuf couches (1 logique + 8 DRAM) reliées par hybrid bonding.
Quelle est la différence avec la HBM ?
HB3DM partage le principe d’empilement vertical mais pousse l’intégration plus loin : couches DRAM de 3 µm, hybrid bonding au lieu de TSV traditionnels, et couche logique dédiée au pilotage du flux de données. Le compromis assumé est plus de débit pour moins de capacité initiale.
Est-ce déjà une alternative commerciale à la HBM4 ?
Non. La technologie est au stade de validation. SAIMEMORY vise un prototype pour l’exercice fiscal 2027 et une commercialisation en 2029. À cette échéance, la concurrence directe sera plutôt la HBM5 que la HBM4.
Quels sont ses atouts et ses limites ?
Atout principal : la bande passante, estimée autour de 5,3 TB/s par empilement avec une consommation jusqu’à 40 % inférieure à la HBM classique. Limite majeure : la capacité, plafonnée à 9-10 GB par module contre 36 à 48 GB pour la HBM4 actuelle.
Pourquoi Intel s’implique-t-il dans la mémoire ?
Intel a quitté la fabrication directe de DRAM il y a des années mais conserve un savoir-faire fort en empaquetage avancé et en hybrid bonding. SAIMEMORY exploite cette expertise via l’initiative Next Generation DRAM Bonding, sans qu’Intel produise nécessairement les couches DRAM elles-mêmes.
Quel impact pour les centres de données ?
Si la promesse de -40 % de consommation se vérifie, l’impact serait massif sur la facture électrique, la gestion thermique et la densité par rack. C’est l’un des leviers les plus sensibles dans les datacenters IA aujourd’hui.
Nouveauté d’@Intel et @SoftBank SAIMEMORY lors de @VLSI_2026
Paper T17.5Première démo de HB3DM
— 𝐷𝑟. 𝐼𝑎𝑛 𝐶𝑢𝑡𝑟𝑒𝑠𝑠 (@IanCutress) 29 avril 2026
➡️ 9 couches, 3 µm par empilement
➡️ 1 couche logique + 8 couches DRAM
➡️ 13,7k TSV par couche avec hybrid bonding
➡️ 1,125 GB par couche, donc 10 GB par empilement
➡️ Bande passante de 0,25 Tb/sec/mm²
➡️ Die de 171 mm², soit 10 … pic.twitter.com/q79qV4sRdT
