L’Institut de Microélectronique de l’Académie chinoise des sciences (CAS) a mis en œuvre une architecture de transistors à porte entièrement entourée, connue sous le nom de GAA (Gate-All-Around), fabriquée par un procédé basé sur la lithographie DUV (ultraviolet profond). Selon l’institut, cette intégration atteint un rapport entre courant de mise en marche et de mise à l’arrêt supérieur à 5 × 10⁵, ouvrant la voie à des performances associées à des nœuds de 3 nm, sans recourir à la lithographie EUV en tant que technologie centrale.

Les clés du transistor GAA avec DUV en Chine en 30 secondes

• L’Académie chinoise des sciences a réalisé une intégration préliminaire d’un GAA avec canaux en nanolaminés empilés, fabriqué via DUV.
• Le transistor atteint un rapport Ion/Ioff supérieur à 500 000, d’après les données communiquées par l’Institut de Microélectronique.
• L’architecture améliore le contrôle électrique du transistor et permet de relâcher une partie des exigences sur le procédé FEOL.
• La limite apparaît dans les interconnexions MEOL et M0 : la conception complète ne se traduit pas automatiquement par un nœud de 3 nm.
• Une analyse technique situe une configuration potentielle à environ 137,8 millions de transistors par mm², comparable aux densités de la classe 5 nm.

Cette avancée résulte d’une présentation faite le 16 septembre à Pékin par Ye Tianchun, directeur de l’Institut de Microélectronique de l’Académie chinoise des sciences, l’un des responsables techniques d’un programme national de recherche. Selon les informations publiées par DIGITIMES, l’institut a défini une trajectoire de développement pour les dispositifs GAA dans des processus inférieurs à 3 nm, sans faire du recours à la lithographie ultraviolette extrême (EUV) la technologie centrale.

L’importance de cette recherche réside dans la capacité à dissocier deux problématiques habituellement conjointes lors de la discussion sur les nœuds avancés : le transistor lui-même et les structures qui le connectent au reste de la puce. La Chine fait face à des restrictions pour accéder à certaines technologies et équipements avancés de fabrication de semi-conducteurs. Les États-Unis maintiennent un contrôle sur les équipements de fabrication, les logiciels et autres technologies liées à la production de chips avancés en Chine.

Toute avancée permettant de réduire la dépendance à l’EUV revêt un intérêt industriel considérable. Cependant, le travail de la CAS ne signifie pas que la Chine ait réussi à fabriquer un chip complet de 3 nm avec DUV. Cette distinction est essentielle.

Le GAA améliore le transistor, mais ne résout pas tout le circuit

Les transistors GAA représentent une évolution par rapport aux FinFET. Ces derniers utilisent une porte contrôlant le canal depuis plusieurs côtés autour d’une structure verticale. Dans un GAA à nanolaminés, la porte entoure complètement chaque canal, renforçant ainsi le contrôle du flux de courant.

Ce contrôle accru devient particulièrement utile lorsque les dimensions physiques se réduisent. L’un des défis des transistors de plus en plus petits est de maintenir une différence suffisamment grande entre l’état de conduction (on) et l’état d’arrêt (off). Le rapport Ion/Ioff sert précisément à décrire cette séparation.

Le chiffre communiqué par l’Institut de Microélectronique, supérieur à 5 × 10⁵, correspond à une différence de plus de 500 000 fois entre le courant de conduction et celui d’arrêt dans les conditions de mesure employées. DIGITIMES indique que ce résultat provient d’un procédé d’intégration optimisé pour l’architecture GAA avec canaux en nanolaminés empilés.

L’CAS avait déjà travaillé sur ce type d’architecture. En 2025, l’institut avait publié des avancées sur le GAA à nanolaminés et un traitement de surface visant à réduire les défauts dans les canaux après libération des couches de silicium. À l’époque, le GAA était considéré comme une structure clé pour l’évolution des processus logiques sous 3 nm.

La nouvelle recherche ajoute une dimension supplémentaire : la possibilité de construire cette architecture dans un processus qui ne dépend pas de la lithographie EUV.

Le verrou passe des transistors aux interconnexions

La question la plus intéressante concerne ce qui se passe après la fabrication du transistor. Un circuit intégré ne se compose pas uniquement de transistors : il faut les relier via un réseau complexe de contacts, de vias et de couches métalliques.

C’est ici que interviennent des notions comme FEOL (Front-End-Of-Line), MEOL (Middle-End-Of-Line) et BEOL (Back-End-Of-Line). Le FEOL concerne principalement la fabrication des dispositifs eux-mêmes. Le MEOL relie ces dispositifs aux premières structures métalliques, tandis que le BEOL intègre les couches supérieures d’interconnexion.

L’analyse issue du travail de l’CAS indique que les excellentes performances électriques du GAA peuvent permettre une certaine relaxation du fin pitch, c’est-à-dire de l’espacement entre les structures actives du transistor. Cela pourrait libérer de l’espace dans la conception des cellules logiques.

Toutefois, les contraintes liées au MEOL persistent. Les contacts et la première couche métallique, appelée M0, imposent encore des limitations géométriques que le nouveau transistor ne peut éliminer à lui seul.

Une analyse technique publiée par SemiAnalysis envisage une configuration pour une évolution des processus de SMIC. Selon cette estimation, une configuration avec une ‘hauteur de cellule’ (cell height) de 198 nm et un « pitch » de la grille contactée (contacted gate pitch) de 54 nm pourrait atteindre une densité théorique d’environ 137,8 millions de transistors par mm², une densité comparable à celle du TSMC N5. L’étude précise cependant que c’est une projection théorique et que la difficulté de fabrication pourrait réduire cet horizon.

La différence explique pourquoi l’affirmation d’une route vers 3 nm doit être considérée avec précaution. Le transistor peut offrir des performances électriques proches de celles nécessaires pour des nœuds avancés, mais cela ne signifie pas que le processus global peut être automatiquement classé en 3 nm.

L’objectif pratique évoqué dans cette analyse concerne une densité de type 5 nm en combinant le GAA, une réduction de la hauteur des cellules, et une configuration plus compacte des premières couches métalliques. La transition de cinq à quatre pistes dans M0 est l’un des leviers de cette projection.

DUV, multipatron et limites de la nomenclature des nœuds

La lithographie DUV ne possède pas la résolution optique directe requise pour tracer toutes les structures des nœuds les plus avancés en une seule étape. L’industrie compense par des techniques de multipatron, dans lesquelles une même géométrie est construite via plusieurs phases d’exposition, de dépôt et de gravure.

Le défi réside dans le fait que chaque étape supplémentaire augmente la complexité du processus, tout comme ses coûts, ses exigences de performance et ses marges. Par conséquent, atteindre une densité théorique précise avec la DUV ne signifie pas automatiquement reproduire en production les conditions d’un procédé EUV.

De plus, la dénomination des nœuds n’a plus pour seule référence une dimension physique unique du transistor. Un processus dit de 3 nm ne signifie pas que toutes ses structures mesurent 3 nm. La comparaison pertinente doit prendre en compte la densité, le rendement, la consommation, le pitch, les interconnexions et d’autres caractéristiques du procédé.

Les recherches chinoises sont d’intérêt car elles tentent de modifier cette équation. Plutôt que de se limiter à réduire uniquement les dimensions imprimées, elles misent sur une architecture de transistor avec un contrôle électrique supérieur, permettant de récupérer des marges dans d’autres parties du processus.

Les États-Unis maintiennent également des contrôles sur les technologies et équipements de fabrication de semi-conducteurs avancés en Chine. En décembre 2024, le Département du Commerce américain a imposé de nouvelles restrictions sur les équipements de fabrication, les logiciels et autres éléments liés aux procédés de pointe. En 2025, ces restrictions ont été renforcées pour certaines usines étrangères installées en Chine.

La recherche de la CAS doit donc être interprétée dans ce contexte technologique, mais le résultat communiqué ne prouve pas à lui seul que la Chine ait résolu toutes les limitations industrielles liées à la fabrication de chips de 3 nm.

Il reste aussi à évaluer comment cette architecture pourrait évoluer, en passant d’un dispositif expérimental à une technologie de fabrication offrant performances, uniformité et volume suffisants pour une production commerciale. La différence majeure réside dans le fait qu’afficher qu’une structure fonctionne ne signifie pas disposer d’une plateforme de production compétitive.

Pour l’industrie de l’intelligence artificielle, cette avancée a aussi une portée indirecte : les accélérateurs IA nécessitent de plus en plus de transistors, mémoire et connexions internes, ce qui peut limiter la capacité à développer de nouveaux processeurs si la fabrication est restreinte. Un chemin qui accroît la densité sans dépendre de l’EUV pourrait élargir les options des fabricants chinois, même si aucune preuve publique concrète n’est encore disponible pour quantifier les bénéfices pour des produits commerciaux.

Questions fréquentes

Que a développé l’Académie chinoise des sciences ?

L’Institut de Microélectronique de la CAS a créé une intégration préliminaire de transistors GAA avec canaux en nanolaminés empilés, utilisant une voie basée sur la lithographie DUV. L’institut a communiqué un rapport Ion/Ioff supérieur à 5 × 10⁵.

Cela signifie-t-il que la Chine fabrique déjà des chips de 3 nm avec DUV ?

Non. Ce résultat démontre une architecture de transistor et une méthode expérimentale, mais ne correspond pas à une production commerciale complète d’un chip de 3 nm. Les interconnexions MEOL et M0 imposent toujours des limitations.

Quel densité cette technologie pourrait-elle atteindre ?

Une estimation technique envisage une configuration pouvant atteindre environ 137,8 millions de transistors par mm², ce qui correspond à la densité d’un processus de la classe 5 nm. Il s’agit toutefois d’une simple projection de procédé, et non d’une caractéristique définitive d’un produit commercial.

Pourquoi privilégier la DUV plutôt que l’EUV ?

La lithographie DUV est une technologie plus ancienne, pouvant être utilisée avec des techniques telles que le multipatron pour réaliser des structures avancées. Une architecture GAA réduisant les exigences géométriques peut exploiter cette infrastructure pour améliorer les performances, bien que les défis liés aux interconnexions et à la fabrication à grande échelle restent entiers.