TSMC dévoile son nouveau nœud A14 pour l’IA et l’informatique hautes performances

Dans le cœur de la Silicon Valley, TSMC a révélé les détails de sa prochaine grande innovation technologique : le nœud A14. Cette évolution directe du processus N2 vise à propulser l’informatique hautes performances, l’intelligence artificielle générative et les dispositifs mobiles de demain. L’annonce a été faite lors du North America Technology Symposium 2025, l’événement majeur de la société taïwanaise dans son calendrier international.

Avec cette présentation, TSMC confirme sa feuille de route en matière de technologie des semi-conducteurs, promettant des améliorations de 15 % en vitesse pour une consommation d’énergie équivalente ou une réduction de 30 % de la consommation d’énergie tout en maintenant la même vitesse, ainsi qu’une augmentation de 20 % de la densité logique par rapport à son prédécesseur.

A14, un nœud de nouvelle génération avec EUV High-NA

Prévu pour entrer en production en 2028, l’A14 utilisera pour la première fois des scanners EUV à haute ouverture numérique (High-NA EUV) et fera évoluer l’architecture des transistors de type nanosheet apparue avec le N2. De plus, une version avancée des cellules standard NanoFlex™, désormais appelées NanoFlex™ Pro, sera mise en œuvre pour offrir une plus grande efficacité énergétique et flexibilité de conception pour les puces d’IA et les applications d’informatique intensive.

Principales améliorations du A14 :

• +10-15 % de vitesse par rapport au N2 (à consommation équivalente)
• -25-30 % de consommation par rapport au N2 (à vitesse équivalente)
• +23 % de densité logique
• Production de masse sans BSDPN : seconde moitié de 2028
• Version avec BSDPN (Super Power Rail) : disponible en 2029

CoWoS, SoW-X et un écosystème complet pour l’IA et l’HPC

Au-delà du nœud A14, TSMC a également présenté des avancées significatives en packaging avancé et en systèmes sur wafer, telles que :

• CoWoS de taille 9,5 reticules : en production pour 2027, pouvant accueillir jusqu’à 12 piles HBM et de la logique avancée.
• SoW-X (System-on-Wafer Extended) : une évolution de son TSMC-SoW™ innovant, capable de fournir 40 fois plus de puissance de calcul que le CoWoS classique.
• COUPE™ : moteur photonic intégré pour l’informatique optique.
• Intégration de l’IVR (régulateur de tension intégré) avec une densité de puissance verticale cinq fois plus élevée pour l’IA.

Ces technologies sont conçues pour répondre aux besoins des systèmes les plus exigeants, qu’il s’agisse d’IA générative, d’infrastructures cloud ou d’applications militaires et automobiles.

Innovations spécifiques pour des secteurs clés

Par ailleurs, TSMC a introduit des améliorations sur des technologies clés :

• N4C RF : nouvelle technologie de radiofréquence pour smartphones et dispositifs de edge computing avec IA, qui réduit la consommation et l’empreinte de 30 % par rapport au N6RF+.
• N3A (Automotive Grade) : en phase finale de qualification AEC-Q100 pour des applications ADAS et véhicules autonomes.
• N6e et N4e : processus orientés vers l’IoT avec une consommation ultra-basse, ciblant les dispositifs intelligents avec IA locale et batteries limitées.

Contexte concurrentiel avec Intel

L’arrivée du nœud A14 se fait dans un environnement de plus en plus concurrentiel. Intel travaille déjà sur son nœud Intel 14A, prévu pour 2026-2027, qui utilisera également l’EUV High-NA ainsi qu’une nouvelle génération de PowerVia (BSDPN). Contrairement à Intel, TSMC a décidé de lancer d’abord son nœud sans BSDPN, puis de passer à la version avec Super Power Rail, ce qui pourrait retarder son adoption massive initiale.

Quoi qu’il en soit, le saut technologique du N2 au A14 sera déterminant, non seulement pour les avancées linéaires en PPA (Performance, Power, Area), mais aussi pour la possibilité de combiner ces nœuds avec des architectures de chiplets, des interconnexions optiques et du silicium spécifique à l’IA.

Conclusion

Avec l’A14, TSMC répond non seulement aux exigences de l’industrie en termes de puissance et d’efficacité, mais consolide également son leadership technologique à long terme. Bien que les progrès en scalabilité PPA commencent à montrer des signes de fatigue, l’avenir semble se diriger vers une intégration verticale, une cooptimisation design et technologie, ainsi qu’un écosystème complet pour l’informatique, la communication et le stockage.

Les premières productions de ces puces sont attendues entre 2028 et 2029, mais le message est clair : la lutte pour la suprématie dans l’IA et l’HPC ne se joue plus seulement sur les nanomètres, mais sur l’architecture globale du système.

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