La guerre de l’Intelligence Artificielle ne se joue plus uniquement dans la fabrication ou la performance des GPU. De plus en plus, une part décisive de la compétition industrielle se concentre dans le domaine de l’emballage avancé, où plusieurs chips, HBM et interconnexions sont intégrés dans un même module. Dans ce contexte, UBS a publié une analyse susceptible de donner le ton pour les années à venir : TSMC accélérerait le développement de CoPoS, une technologie d’emballage basée sur des panneaux, pour rivaliser avec EMIB-T, la solution d’Intel pour des encapsulés de grande taille orientés IA.

Il est important d’apporter une précision dès le départ. Ce qui est évoqué ici n’est pas une annonce officielle de TSMC fixant une date de mise en production en masse de CoPoS, mais une interprétation d’UBS basée sur les retours de l’industrie, suggérant une entrée en production potentielle en 2028. TSMC reconnait publiquement le développement de CoPoS dans ses documents de référence et maintient un discours très actif sur sa plateforme 3DFabric ainsi que sur CoWoS, mais aucune source officielle n’a encore publié de calendrier commercial détaillé pour CoPoS.

Pourquoi l’emballage avancé devient le nouveau terrain de bataille

Pendant des années, l’attention du marché était principalement centrée sur les procédés lithographiques. Désormais, cette focalisation a évolué. La croissance des puces pour IA et HPC a atteint un point où l’emballage est aussi crucial que le silicium, car il détermine le nombre de chiplets, la mémoire HBM intégrée, et la bande passante pouvant cohabiter dans un même module. Intel le met en lumière de façon claire dans sa communication en tant que fondeur : sa plateforme officielle présente EMIB-T comme une technologie conçue pour des dispositifs « ultra-large format », dépassant aujourd’hui par plus de 6 fois la taille des masques, plus de 8 fois cette année et plus de 12 fois d’ici 2028.

De son côté, TSMC continue de présenter CoWoS comme l’un des piliers de son offre 3DFabric dédiée à l’IA et au supercalcul. La société décrit CoWoS comme sa plateforme de référence pour l’intégration de logique et de HBM sur interposer de silice, et sur son site corporatif, CoWoS, SoIC et SoW restent les piliers visibles de sa feuille de route en matière d’emballage avancé. Ce qui est notable ici, c’est que CoPoS apparaît comme une évolution logique : déplacer une partie de cette intégration du format wafer vers des panneaux rectangulaires plus grands pour optimiser la surface utile et, potentiellement, améliorer l’économie du paquet.

Ce changement n’est pas négligeable. La limite physique des wafers circulaires pèse d’autant plus lorsque les encapsulés deviennent très grands, notamment en associant plusieurs matrices logiques et piles mémoires. Selon UBS et d’autres analystes du secteur, l’emballage à l’échelle du panneau pourrait atténuer cette contrainte, augmenter la surface exploitable et réduire certains coûts par rapport à des solutions basées sur le wafer. Idée présente depuis un certain temps dans le secteur, cette tendance gagne en urgence avec la croissance de la taille des chips IA.

Ce qui est confirmé et ce qui reste une prévision d’analystes

Il convient ici de dissocier les faits des hypothèses. Il est confirmé que TSMC travaille sur CoPoS : une annonce de recrutement de la société mentionne explicitement « le développement d’un emballage avancé à base de panneaux pour la technologie CoPoS ». Cela démontre que le projet existe et qu’il ne s’agit pas d’une simple spéculation du marché. Par ailleurs, TSMC continue d’investir dans son écosystème d’emballage avancé, et son prochain Symposium technologique en 2026 mettra à nouveau en avant 3DFabric, CoWoS, SoIC et SoW.

Ce qui n’est pas encore confirmé officiellement par TSMC, c’est la date précise de la production de masse en 2028. Si cette prévision apparaît dans des analyses de marché et dans la lecture attribuée à UBS, elle ne figure pas encore dans un communiqué officiel de la société. De même, l’éventuelle association entre CoPoS et une génération future spécifique de NVIDIA, telle que Feynman prévue pour la seconde moitié de 2028, demeure une hypothèse d’ordre industriel et spéculatif, et non une feuille de route officielle confirmée par NVIDIA.

Chez Intel, la situation est comparable, mais avec une nuance différente. La société adopte une posture beaucoup plus agressive concernant EMIB-T : en mars, Intel a décrit EMIB-T comme sa réponse pour des encapsulés ultra-grands, combinant les avantages d’EMIB avec des TSV pour améliorer l’alimentation et l’interconnexion, en assurant que la technologie pourra évoluer au-delà de 12 fois la taille de masque d’ici 2028. Cependant, la date exacte de la mise en production en série de EMIB-T, à l’horizon 2027 ou 2028, n’est pas encore officiellement fixée, même si cette échéance circule dans des rapports d’analystes et médias financiers.

Intel progresse, ce qui intensifie la pression sur TSMC

La théorie d’UBS n’émerge pas dans le vide. Ces derniers jours, l’intérêt pour Intel Foundry et ses solutions d’emballage avancé a été renforcé par des rumeurs de marché. TrendForce indique qu’Intel gagnerait du terrain face à TSMC pour l’emballage IA, tandis que Google et Amazon explorent des options basées sur EMIB. Divers médias financiers ont évoqué des discussions avec des acteurs de la grande échelle, cherchant des alternatives à la saturation de CoWoS. Même si tous ces mouvements ne sont pas encore confirmés officiellement, ils traduisent une tendance claire : Intel ne souhaite plus simplement jouer un rôle secondaire dans l’emballage, mais utiliser EMIB et EMIB-T comme leviers compétitifs majeurs.

Ce contexte est crucial car, bien que TSMC soit actuellement le leader incontesté dans l’emballage avancé pour l’IA, sa capacité est mise à rude épreuve face à la demande croissante pour CoWoS. D’où l’intérêt stratégique de toute alternative permettant des encapsulés plus grands ou une meilleure scalabilité. Si Intel parvient à convaincre davantage de clients que ses solutions sont compétitives pour des modules massifs d’IA, TSMC sera incitée à accélérer la transition de CoWoS vers des technologies comme CoPoS.

En résumé, le défi pour TSMC dépasse le seul domaine technique. Il est aussi économique et géopolitique. Intel souhaite se positionner comme une option américaine avec une technologie d’emballage différenciée, alors que TSMC reste le poids lourd industriel du secteur. Dans cette course, le packaging au niveau du panneau pourrait devenir un moyen pour TSMC de garder son leadership, d’offrir plus de flexibilité, et de préparer la prochaine génération de puces IA, qui nécessiteront toujours plus d’intégration, de HBM et de modules beaucoup plus grands que ceux d’aujourd’hui.

L’enjeu fondamental : l’IA pousse le packaging au cœur des affaires

La leçon la plus importante ne réside peut-être pas dans CoPoS ou EMIB-T séparément, mais dans ce qu’ils révèlent combinés. L’emballage n’est plus une étape marginale, souvent invisible, mais devient l’un des principaux goulets d’étranglement et différenciateurs dans le secteur de l’IA. À partir d’ici, celui qui maîtrisera le mieux l’intégration physique des dies, de la mémoire et de l’alimentation disposera d’un avantage significatif, non seulement en termes de coût, mais aussi en termes de performance, taille et évolutivité.

Ce qui rend la note d’UBS si pertinente, c’est qu’elle souligne une réalité plus large : TSMC et Intel ne se battent plus seulement sur les nœuds de fabrication ou les clients, mais sur la définition de l’architecture industrielle du grand paquet IA de la seconde moitié de la décennie. Et le prochain grand saut pourrait ne pas provenir du wafer, mais du panneau.

Questions fréquentes

Qu’est-ce que CoPoS et en quoi diffère-t-il de CoWoS ?
CoPoS signifie Chip on Panel on Substrate. Il s’agit d’une évolution vers un emballage basé sur des panneaux rectangulaires, contrairement à CoWoS, la plateforme de TSMC qui repose sur Chip on Wafer on Substrate et des interposers en silice. La différence majeure réside dans le support physique et dans la surface utile potentielle pour des modules plus grands.

TSMC a-t-elle officiellement confirmé que CoPoS entrera en production de masse en 2028 ?
Pas encore dans les sources officielles. Il est confirmé que TSMC travaille sur CoPoS et poursuit activement le développement du packaging au niveau du panneau, mais la date de 2028 reste principalement une prévision issue d’analystes et de marchés, comme UBS.

Qu’est-ce qu’EMIB-T et pourquoi cela inquiète-t-il TSMC ?
EMIB-T représente l’évolution de la technologie EMIB d’Intel pour des encapsulés ultra-grands, intégrant des TSV pour améliorer l’alimentation et l’interconnexion. Intel le présente comme une voie scalable, dépassant cette année par 8 la taille du masque, et pouvant atteindre plus de 12 fois d’ici 2028, ce qui est très pertinent pour des modules IA massifs.

Est-il confirmé qu’NVIDIA utilisera CoPoS dans une future génération comme Feynman ?
Pas encore. Cette hypothèse apparaît dans des analyses et commentaires, mais aucune feuille de route officielle de NVIDIA ne l’a encore confirmée. Pour l’instant, il s’agit d’une supposition d’analystes.