TSMC a profité de son récent forum Open Innovation Platform (OIP) organisé à Amsterdam pour adresser un message clair au marché : la prochaine grande bataille de l’intelligence artificielle ne se jouera pas uniquement sur les GPU, mais aussi dans la mémoire à haut débit. La société taïwanaise a dévoilé sa stratégie pour la génération HBM4/HBM4E, avec un nouveau « C-HBM4E » personnalisé combinant un base die en technologie N3P (3 nm de haute performance) et une intégration beaucoup plus poussée entre logique et DRAM.

Selon les données recueillies par TrendForce et présentées par TSMC, l’objectif est ambitieux : doubler l’efficacité énergétique par rapport aux processus DRAM actuels, tout en réduisant la tension d’alimentation jusqu’à 0,75 V dans les configurations les plus avancées.

Norme HBM4 : base die en N12 et efficacité renforcée de 50 %

Jusqu’à présent, les fabricants de mémoire (Micron, Samsung, SK hynix) concevaient et fabriquaient eux-mêmes leur base die pour HBM, en utilisant des processus DRAM classiques. Avec HBM4, TSMC change la donne : elle proposera des base dies standard fabriqués sur son procédé logique N12, beaucoup plus avancé que celui utilisé pour HBM3E.

Ce saut technologique permet de réduire la tension de 1,1 V à 0,8 V, ce qui se traduit, selon les données présentées, par une amélioration de l’efficacité proche de 1,5× par rapport à la génération précédente. En pratique, cela signifie moins de chaleur par bit transféré et une marge accrue pour augmenter les fréquences et l’ampérage sans faire grimper la consommation.

Pour les fabricants de mémoire, le modèle est clair : ils peuvent se concentrer sur l’empilement de couches de DRAM, laissant à TSMC la gestion de la logique de base et du PHY standard pour HBM4, ce qui simplifie le processus et permet d’exploiter des nœuds logiques de pointe.

C-HBM4E : logique N3P, 0,75 V et contrôleur intégré dans la pile

La véritable innovation disruptive arrive avec C-HBM4E (Custom HBM4E), la variante sur mesure que TSMC prévoit pour la seconde vague de produits à partir de 2027. Dans ce cas, le base die progresse vers la technologie N3P (3 nm haute performance) et abaisse encore davantage la tension d’alimentation, passant de 0,8 V à 0,75 V.

TSMC affirme qu’en combinant cette technologie avec un nouveau design logique, la solution C-HBM4E peut offrir jusqu’à 2 fois plus d’efficacité énergétique par rapport aux processus DRAM alimentant actuellement la HBM3E. Ce point est crucial à une époque où de nombreux centres de données axés sur l’IA atteignent leurs limites de puissance physique.

De plus, dans la version C-HBM4E, le base die ne se limite pas à la gestion des signaux : il intègre directement les contrôleurs de mémoire, qui résident habituellement dans le SoC connecté à la mémoire HBM (GPU, TPU ou accélérateur dédié). Cela transforme le base die en un bloc logique beaucoup plus complexe et personnalise intégralement le PHY, pour l’adapter aux besoins spécifiques du client.

Pour les grands concepteurs de puces, cette évolution ouvre la possibilité d’une gestion énergétique déportée dans la pile HBM, ce qui libère de l’espace sur le die principal et réduit la longueur des chemins de signal, apportant des bénéfices en termes de latence et de consommation énergétique.

Micron et SK hynix rejoignent le mouvement : TSMC reste maître du base die d’HBM4E

La stratégie de TSMC n’est pas qu’un exercice de communication : elle est déjà concrète avec des noms et des échéances. Lors de la publication de ses résultats en septembre, Micron a confirmé qu’il s’appuiera sur TSMC pour fabriquer le base die logique de ses mémoires HBM4E, en versions standard et sur mesure, avec une production en volume prévue pour 2027.

TrendForce et d’autres médias asiatiques indiquent que SK hynix préparerait aussi ses premiers produits HBM4E personnalisés, en collaborant avec TSMC comme partenaire de fabrication. Pour le marché des serveurs grand public, la coréenne utiliserait un processus en classe 12 nm, tandis que pour ses offres « premium », notamment pour les GPU haut de gamme de NVIDIA ou les TPU de Google, elle migrerait vers des nœuds de 3 nm.

Le schéma est clair : les trois grands acteurs du marché HBM (Samsung, SK hynix et Micron) se partagent le marché de la DRAM empilée, tandis que TSMC s’affirme comme le fournisseur incontournable de la logique de base et du packaging avancé. C’est un cercle vicieux dans lequel la foundry taïwanaise s’impose comme le partenaire privilégié pour l’IA, même dans un secteur historiquement dominé par les fabricants de mémoire.

CoWoS-L : jusqu’à 12 empilements de HBM3E/HBM4 pour les accélérateurs de 2026–2027

Autre innovation clé annoncée par TSMC : le packaging. La société a détaillé l’évolution de sa gamme CoWoS (Chip on Wafer on Substrate) :

• CoWoS-S lancé en 2016 avec une limite de reticule de 1,5× et 4 empilements HBM en technologie N16 ; aujourd’hui étendu à 3,3× la limite initiale avec jusqu’à 8 empilements HBM en N5/N4.
• CoWoS-R introduit des interconnexions plus rapides et un support pour les puces en N3.
• La nouvelle génération CoWoS-L vise un 5,5× le limiteur de reticule, représentant environ 4 500 mm² de surface efficace, avec la capacité d’accueillir jusqu’à 12 empilements HBM3E/HBM4 dans un seul paquet, pour des accélérateurs IA de 2026 comme AMD Instinct MI450X ou la plateforme Vera Rubin de NVIDIA.

Pour 2027, TSMC envisage déjà une version CoWoS-L sur le nœud A16, avec un limiteur de reticule effectif de 9,5× et plus de 12 empilements HBM, en vue de la prochaine génération d’accélérateurs avec HBM4E et des architectures mémoire à haut débit encore plus extrêmes.

D’autre part, des technologies telles qu’InFO (Integrated Fan-Out) et SoW (System on Wafer) restent réservées à des cas spécifiques, comme les wafers entiers de Cerebras, tandis que SoIC (3D stacking) permet de superposer SRAM ou chiplets logiques en 3D, avec un bump pitch de seulement 5–6 µm et des dizaines de millions de microbumps par paquet.

3Dblox : un défi de conception face à 100 millions de microbumps

Ce type de packaging en 2,5D et 3D implique une complexité accrue du design physique. TSMC a expliqué que certains packs dépassent déjà les 100 millions de microbumps : CoWoS-S atteint environ 15 millions, CoWoS-L peut en approcher 50 millions, et les solutions SoW peuvent atteindre 400 millions. La réduction du bump pitch se poursuit, passant d’environ 9 µm à 5 µm pour les chiplets les plus avancés.

Pour gérer cette complexité, la foundry a développé 3Dblox, un langage de description permettant de définir des architectures hiérarchiques de chiplets, interposers et substrats. Il permet de vérifier une seule fois toutes les interfaces, y compris des millions de microbumps, et de réutiliser ces blocs vérifiés dans de nombreux designs, évitant de devoir tout recommencer à chaque modification, ce qui est un aspect essentiel pour réduire la durée des cycles de conception déjà très longs.

Impacts pour l’IA en centre de données et la consommation énergétique

Le message principal de TSMC est sans ambiguïté : l’efficacité énergétique devient le goulet d’étranglement de l’IA à grande échelle. Il ne suffit pas de produire des puces plus puissantes ; il faut réduire radicalement la consommation en watts par téraoctet/seconde de bande passante mémoire.

Si les base dies standard en N12 pour HBM4 offrent une amélioration de 50 % en efficacité, et que les variantes C-HBM4E en N3P approchent un gain supplémentaire de 2×, les grands opérateurs de centres de données pourraient économiser plusieurs mégawatts par cluster d’entraînement dans la prochaine génération de systèmes, simplement par l’optimisation de la mémoire.

Par ailleurs, en intégrant contrôleurs et logique dans le base die, les concepteurs de GPU et d’accélérateurs (NVIDIA, AMD, Google, etc.) disposent de plus de marge pour dédier davantage d’espace de die à la puissance de calcul, tout en maîtrisant ou réduisant la consommation thermique globale.

En vue de 2026–2027, lorsque des systèmes comme AMD Instinct MI400 avec 432 GB de HBM4 et un débit de 19,6 TB/s ou les Vera Rubin de NVIDIA équipés de HBM4 et CoWoS-L seront commerciaux, la combinaison HBM4/HBM4E + packaging CoWoS-L + base dies TSMC en N12/N3P sera l’un des piliers de la prochaine génération de super-ordinateurs IA.

Questions fréquentes sur C-HBM4E, HBM4 et le rôle de TSMC

Qu’est-ce exactement que le C-HBM4E de TSMC ?
Le C-HBM4E (Custom HBM4E) est la proposition de TSMC pour la génération HBM4E : une pile de mémoire HBM où le base die est fabriqué en N3P, intégrant le contrôleur de mémoire et employant un PHY entièrement personnalisé. Par rapport à la version standard HBM4, il offre une tension inférieure (0,75 V) et une efficacité énergétique environ doublée par rapport aux processus DRAM utilisés en HBM3E.

Comment HBM4 standard se compare-t-il à C-HBM4E personnalisé ?
Le HBM4 standard utilisera des base dies logiques TSMC en N12, avec une tension d’environ 0,8 V et un PHY standardisé, facilitant son adoption par différents fabricants. Le C-HBM4E passe quant à lui en 3 nm (N3P), intègre le contrôleur dans la pile, et permet des conceptions sur mesure, avec une tension plus basse (0,75 V) et une optimisation pour les charges de travail IA très exigeantes.

Quels avantages Micron et SK hynix tirent-ils en externalisant le base die à TSMC ?
En confiant la conception du base die logique à TSMC, Micron et SK hynix peuvent se concentrer sur leur cœur de métier : le développement de DRAM dense et fiable. Ils profitent ainsi de nœuds logiques avancés (N12, N3P) sans devoir investir eux-mêmes dans ces capacités, tout en proposant à leurs clients des options de HBM4E standard ou personnalisées, avec une intégration mémoire-accélérateurs optimisée.

Pourquoi le packaging CoWoS-L est-il si crucial pour les accélérateurs IA de 2026-2027 ?
Le packaging CoWoS-L permet des modules énormes (jusqu’à 5,5× le limiteur de reticule en 2026, et 9,5× en 2027), avec jusqu’à 12 empilements HBM3E/HBM4, des dizaines de millions de microbumps, et plusieurs chiplets de calcul. Cette configuration est essentielle pour atteindre des condensés gigantesques de mémoire comme 432 Go de HBM4 avec un débit proche de 20 TB/s par GPU, indispensable pour les supercalculateurs IA du futur ; sans ce type de packaging, il serait impossible d’intégrer autant de mémoire tout en conservant une efficacité énergétique acceptable.

Sources : TrendForce, HardwareLUXX, Tom’s Hardware, Korea Economic Daily, Korea Financial Times, Wccftech, Geeknetic, Profesional Review, Phoronix.