TSMC a profité de son Open Innovation Platform Ecosystem Forum pour adresser un message clair à toute l’industrie : en calcul hautePerformance et en intelligence artificielle, sa stratégie repose sur trois piliers qui progressent simultanément — silicône avancé, stacking avancé et emballage avancé. Il ne s’agit pas uniquement de marketing ; derrière, se trouve une feuille de route ambitieuse comportant des nœuds de 2 nm et plus, de nouvelles cellules standard NanoFlex et un écosystème d’emballage qui façonnera la prochaine génération d’accélérateurs IA.

VSORA et son Jotunn 8 : vitrine européenne de l’écosystème TSMC

Parmi les exemples présentés par TSMC figure celui de VSORA, une entreprise française qui s’appuie sur l’écosystème de la fonde pour développer un accélérateur d’IA basé sur RISC-V.

Sa puce Jotunn 8 intègre :

• 288 Go de mémoire HBM3E
• Une bande passante mémoire de 8 To/s
• Deux chiplets de calcul totalisant 144 milliards de transistors
• Une puissance de calcul de 3,2 PFLOPS en FP8 dense

Les chiplets de calcul sont fabriqués selon le nœud N5 de TSMC, tandis que l’ensemble est assemblé via un emballage CoWoS-S, dans un package d’environ 70 × 80 mm. Selon VSORA, le développement a pris environ 18 mois, un délai très court pour un design aussi complexe, illustrant à quel point l’écosystème de conception (EDA, IP, packaging) autour de TSMC est mature pour la prochaine génération de produits IA.

De N3 à N2, A16 et A14 : la course au-delà des 2 nm

Sur le plan du silicium, TSMC est en pleine transition de la famille N3 (FinFET) vers les nœuds de 2 nm (N2), où la nouvelle architecture basée sur des transistors nanosheet (gate-around) fait son entrée.

La feuille de route de l’entreprise se présente ainsi :

• N2 : déjà en ramp-up pour la production de masse destinée à des clients leaders en HPC et mobile. Les premiers designs ont démontré des gains de performance d’environ 16 % pour une consommation énergétique comparable, avec des économies d’énergie supérieures à 30 % par rapport à N3E, selon le type de cœur et de bibliothèque utilisés.
• N2P : évolution optimisée de N2 prévue pour début 2026, avec des améliorations supplémentaires en termes de performance et d’efficacité.
• A16 : nouveau nœud combinant transistors nanosheet et alimentation par l’arrière (backside power) sous la dénomination interne Super Power Rail (SPR), avec une première livraison prévue pour fin 2026.
• A14 : étape suivante après A16, avec un design de nanosheet amélioré et une nouvelle avancée en performance par watt.

TSMC indique une augmentation de performance pouvant atteindre 1,8× pour une consommation constante si l’on compare la progression de N7 à A14, ainsi qu’un gain d’efficacité (plus de travail par watt) d’environ 4,2× sur cette même période. Entre N2 et A14, la fonderie vise une croissance de la fréquence d’environ 16 % avec une même puissance, ou une réduction de consommation tout en maintenant la performance.

Plus proche dans le temps, le nœud A16 avec SPR devrait proposer une augmentation de 8 à 10 % de la fréquence à tension équivalente par rapport à N2P, ou bien une réduction de consommation de 15 à 20 % tout en conservant la performance, selon les chiffres internes communiqués par TSMC à ses clients.

NanoFlex : cellules standard sur-mesure pour le design

Parmi les avancées techniques majeures, mais essentielles pour les concepteurs de puces, figure l’introduction de la technologie NanoFlex en association avec la famille N2. NanoFlex permet de mixer et d’ajuster différents types de cellules standard dans un même design — cellules plus larges et rapides pour les chemins critiques, plus compactes et efficaces pour la logique moins exigeante — sans pénaliser la fluidité de la conception.

Selon la société, cette approche permet d’obtenir des puces jusqu’à un 15 % plus rapides ou 30 % plus efficientes en choisissant simplement la combinaison d Libraries adaptée, dans le même nœud de fabrication.

En d’autres termes, il ne s’agit pas seulement du nœud en soi, mais du kit complet de bibliothèques, règles de conception et outils fournis par TSMC pour exploiter au maximum ce nœud, selon différentes priorités : performance maximale, efficacité maximale par watt ou rendement maximal par millimètre carré.

Le rôle de l’alimentation par l’arrière : de N2P à A16

Un autre point stratégique dans la feuille de route est le déplacement de l’alimentation par l’arrière. Initialement, TSMC avait lié cette innovation à N2P, mais les dernières annonces sont claires : cette technologie sera intégrée à A16, faisant de ce nœud celui où coïncident nanosheets et alimentation par l’arrière sur la plateforme 2 nm de la société.

L’alimentation par l’arrière permet de libérer de l’espace en face avant du circuit — où prennent place les transistors — en déplaçant les lignes d’alimentation vers la face arrière de la dalle. Ce procédé réduit les résistances et inductances dans l’alimentation électrique, facilite l’atteinte de fréquences plus élevées et ouvre la voie à des architectures de circuits plus denses et modulaires.

Emballage avancé et empilement : CoWoS, HBM et 3D comme standard

Au-delà du silicium, TSMC insiste sur le fait qu’il ne suffit pas d’avoir le “meilleur nœud” : les architectures IA et HPC actuelles nécessitent un emballage avancé permettant de combiner plusieurs chiplets de calcul avec plusieurs stacks de mémoire HBM dans un seul système.

Le leader dans ce domaine possède une gamme technologique 3DFabric, qui inclut :

• CoWoS (Chip-on-Wafer-on-Substrate), notamment ses variantes CoWoS-S, utilisée dans le Jotunn 8 de VSORA, ou dans de nombreuses GPU IA de dernière génération.
• SoIC et autres solutions d’empilement 3D permettant de relier différents dies logiques ou de mémoire via des interconnexions à haute densité.
• Des emballages avancés conçus pour supporter des débits mémoire de plusieurs téraoctets par seconde et des consommations de plusieurs centaines de watts.

En résumé, TSMC ne se limite pas à fabriquer le puce, mais propose une trajectoire intégrée jusqu’au module complet avec HBM, interposers et substrats prêts à être intégrés dans un serveur.

L’IA aussi dans l’usine

Enfin, la société souligne que l’IA joue un rôle interne dans ses processus : de la conception logique à la vérification, en passant par l’optimisation des layout, au contrôle de fabrication et aux tests.

Beaucoup de ces techniques, autrefois sous l’égide du machine learning, sont aujourd’hui indispensables pour gérer la complexité accrue des nœuds de 3 nm et 2 nm, afin de maintenir performances, rendement par wafer et qualité dans des marges acceptables.

“Il n’y a pas d’alternative à TSMC” pour le HPC et l’IA

Dans l’ensemble, le message qui ressort de ce forum est sans appel : dans les années à venir, aucun concepteur fabless de puces hautes performances ou IA ne pourra ignorer TSMC s’il souhaite rester compétitif à la pointe technologique.

La fonde ne propose pas seulement les nœuds les plus avancés ; elle :

• Intègre dès les premières phases le travail avec les principales outils EDA.
• Fournit des bibliothèques et des technologies comme NanoFlex pour exploiter tout le potentiel des nœuds de 2 nm et au-delà.
• Maîtrise l’emballage avancé nécessaire pour assembler chiplets et mémoire HBM à grande échelle.
• A aligné sa feuille de route avec les besoins croissants en entraînement et inférence de grands modèles IA.

Alors qu’Intel et la fonderie Samsung tentent de combler leur retard en matière de nœuds et d’emballage, TSMC occupe une position où elle contrôle à la fois le silicium, l’empilement et l’emballage pour la prochaine génération de hardware IA. Tout indique que cette synergie continuera de dicter le rythme de l’industrie pour la prochaine décennie.

via : hardwareluxx