SiFive a dévoilé sa deuxième génération d’IP Intelligence pour processeurs RISC-V, une famille conçue pour accélérer les charges de l’intelligence artificielle depuis le far edge et l’IoT jusqu’au centre de données. La gamme inclut Cinq produits : les X160 Gen 2 et X180 Gen 2 ainsi que les révisions X280 Gen 2, X390 Gen 2 et XM Gen 2, avec des améliorations en calcul scalaires, vectoriels et, pour l’XM, en matriciel. La disponibilité pour licences est immédiate, et le premier silicium est prévu pour le 2e trimestre 2026.

La société positionne cette annonce dans un contexte de forte demande : selon des données citées par SiFive, les charges de travail IA augmenteront d’au moins 20 % dans tous les environnements technologiques, avec un accroissement de 78 % dans l’edge AI. La stratégie produit renforce la thèse selon laquelle RISC-V demeure une alternative crédible pour un silicium personnalisé, avec des configurations évolutives allant des microcontrôleurs à vecteurs étroits jusqu’aux grappes matricielles pour le HPC/IA.

Les nouveautés : famille, positionnement et cas d’usage

• X160 Gen 2 et X180 Gen 2 (série X100) : conçus pour le far edge et l’IoT à très faible consommation et surface réduite, avec vectorisation pour inférences locales et fonctions de contrôle d’accélérateurs. Secteurs cibles : automobile, robotique autonome, industrie et IoT intelligent.
• X280 Gen 2 et X390 Gen 2 : évolution de la série X200/X300 avec des vecteurs plus larges, nouvelles types de données et une amélioration de l’amplification de bande passante. Le X390 double la longueur vectorielle et intègre des ALUs vectorielles doubles pour accroître les performances.
• XM Gen 2 : cœur matriciel évolutif pour réseaux profonds et transformers, conçu comme moteur à haut débit et adapté au multi-instancie sur un même puce.

Tous les cœurs X-Series peuvent fonctionner comme Unité de contrôle d’accélérateur (ACU) : ils contrôlent et assistent des accélérateurs externes via les interfaces SSCI (SiFive Scalar Coprocessor Interface) et VCIX (Vector Coprocessor Interface eXtension), simplifiant le logiciel d’orchestration et permettant au client de se concentrer sur l’innovation dans le pipeline de données.

Architecture : vecteur + matriciel et mémoire optimisée pour l’IA

1) Tolérance de latence mémoire

Une innovation majeure est le schéma de Memory Latency Tolerance. Le nœud scalaire émet des instructions vectorielles vers une Queue de commande vectorielle (VCQ) ; lorsqu’une charge vectorielle est présente, l’adresse est immédiatement transmise au sous-système mémoire. La réponse est stockée dans une VLDQ (Vector Load Data Queue) configurable. Lorsqu’une charge quitte la VCQ, les données sont déjà prêtes, permettant un « load-to-use » en un cycle et évitant les interruptions du pipeline. En configuration avec quatre cœurs, SiFive indique jusqu’à 1024 requêtes pendantes, contre 128 pour un récent Xeon.

2) Hiérarchie de cache plus efficace

La deuxième génération passe d’une hiérarchie inclusiviste à une hiérarchie non-inclusiviste, avec une L2 partagée en option et une meilleure utilisation de la mémoire sur la puce. Résultat : une capacité utile augmentée d’environ 1,5× par rapport à la Gen 1, utilisant seulement environ 60 % de la surface précédente, libérant ainsi de la surface pour plus de calcul ou de buffers.

3) Exponentielles matérielles

Outre les opérations MAC classiques, SiFive intègre une unité exponentielle pipelinée matérielle. Des opérations comme le softmax — crucial dans des modèles tels que BERT-Large, où elles peuvent représenter plus de 50 % des cycles résiduels après accélération des MAC — voient leur cycle réduit de 22→15 cycles avec optimisations logiciels, puis à environ 5 cycles grâce à cette unité spécifique.

Flexibilité d’intégration : du edge au centre de données

La famille Intelligence Gen 2 met en avant la modularité :

• Vecteurs ajustables pour correspondre aux contraintes d’espace et de puissance.
• XM comme bloc matriciel évolutif et regroupable en clusters ; le runtime actuel distribue les charges entre plusieurs XM sur un même chip, et la feuille de route envisage des librairies IPC pour une scalabilité au-delà d’un seul die.
• Mode ACU sur toutes les séries X, pour intégrer des accélérateurs tiers ou clients via SSCI/VCIX, réduisant le trafic sur le bus et améliorant l’intégration pour le pré/post-traitement.

Ce concept s’aligne avec la tendance à la hyperéchelle et aux grands services qui conçoivent leurs propres puces : de nombreuses architectures restent avec Arm pour les cœurs d’application, mais intègrent aussi des cœurs SiFive XM ou des matrices propriétaires sous contrôle RISC-V de SiFive.

Logiciel et standards : RVA23, RVV 1.0 et stack mature

Les Gen 2 supportent les profils récents comme RVA23 et étendent les capacités de RVV 1.0 avec de nouveaux types de données, davantage d’options de cache et des ports d’E/S. La plateforme logicielle de SiFive, après plus de quatre années d’investissement dans l’IA sur RISC-V, vise une pile unifiée capable de couvrir edge et centre de données.

Traction commerciale et calendrier

SiFive assure une adoption précoce de la nouvelle X100 par deux entreprises de semi-conducteurs Tier 1 aux États-Unis, avec des cas d’usage allant de l’action en tant qu’ACU avec un moteur matriciel à l’utilisation en tant qu’accélérateur vectoriel autonome. La licence des cinq IP est déjà disponible, et le premier silicium est prévu pour le second trimestre 2026. La société présentera la famille lors du AI Infra Summit (Santa Clara, 9–11 septembre, stand #908).

Pourquoi cela compte (et pour qui)

• Pour les concepteurs de silicium : la combinaison vecteur + matriciel sous une ISA ouverte et le mode ACU simplifient la conception de SoC hétérogènes, où la gestion de mémoire est aussi cruciale que la puissance TOPS.
• Pour les équipes MLOps/infra : les cœurs XM pour le traitement batch et les X-Series pour le pré/post-traitement sur le même die offrent des pipelines plus compacts, avec moins de latence.
• Pour l’edge : X160/X180 apportent une IA utile (vecteurs, exponentielles matérielles, latences maîtrisées) tout en respectant des contraintes thermiques très strictes, permettant un contrôle déterministe et une IA embarquée à faible consommation.

Comparatif rapide

Conclusion

La Intelligence Gen 2 de SiFive représente une étape importante pour l’industrialisation du RISC-V dans l’IA. Elle combine une vectorisation avancée, un moteur matriciel évolutif, une mémoire optimisée pour l’IA et un mode de contrôle d’accélérateurs qui simplifie l’intégration. Si les clients concrétisent leurs designs en 2026 et que la pile logicielle suit, cette offre offre une voie flexible et plus efficace pour déployer l’IA, du périphérique au centre de données, sous une seule ISA.

Questions fréquentes (FAQ)

Quelle différence principale entre la Gen 2 et la génération précédente ?
Trois piliers : tolérance de latence mémoire, hiérarchie non-inclusiviste avec meilleure utilisation du cache, et exponentielles matérielles pour accélérer softmax et autres opérations non linéaires.

Puis-je combiner des cœurs vectoriels X-Series avec des moteurs matriciels propriétaires ?
Oui. Toutes les X-Series peuvent agir en tant qu’ACU via SSCI/VCIX, coordonnant des accélérateurs externes et simplifiant le logiciel stack.

Quand y aura-t-il du hardware commercial ?
L’IP est disponible dès aujourd’hui en licence ; SiFive prévoit le premier silicium pour le second trimestre 2026.

Où voir des démonstrations et la documentation technique ?
SiFive présentera la famille lors du AI Infra Summit (Santa Clara, 9–11 septembre) et maintient des briefs produits accessibles sur son site web.

via : SiFive