Dans un secteur habitué à mesurer le progrès en nanomètres et à célébrer chaque saut de nœud comme un symbole de vitesse et d’efficacité, Samsung Foundry a mis en avant la levier qu’ils considèrent comme déterminante pour la prochaine décennie : DTCO (Design-Technology Co-Optimization), ou co-optimisation de la conception et de la technologie. Lors du 8e Atelier d’échange Industrie-Académie pour les semi-conducteurs, organisé au COEX de Séoul dans le cadre de SEDEX 2025, Shin Jong-sin, vice-président de la division fonderie de Samsung, a défendu l’idée que le seul scalage lithographique ne suffit plus et que la véritable amélioration viendra de la co-conception de l’architecture des puces avec les règles du procédé.
« Avec la miniaturisation à elle seule, les gains restent autour de 10-15 % », a averti Shin. « À mesure que nous progressons vers des nœuds de plus en plus fins, les améliorations des procédés atteignent un plafond et l’industrie regarde vers DTCO pour continuer à avancer. »
De “plus petit est meilleur” à “le mieux pensé est meilleur”
La philosophie de Samsung repose sur un diagnostic de plus en plus partagé : un saut de nœud — du “N” au “M”, selon la terminologie du secteur — ne multiplie plus le rendement ni ne réduit l’empreinte comme avant. Selon Shin, en pratique, le passage d’une génération à une autre se traduit généralement par environ 15 % de performance en plus et 15 % de réduction de surface, bien loin des facteurs de 2× que supposait la vieille “mythe” de la Loi de Moore. Dans ce contexte, DTCO propose de briser la barrière traditionnelle entre ce que décide le concepteur (architecture, bibliothèques de cellules, topologies d’interconnexion) et ce que impose le procédé (règles de routage, profondeur de métallisation, ressources en énergie, restrictions de pitch).
Concrètement, comment cela fonctionne-t-il ? L’équipe de conception formule des exigences fonctionnelles et identifie des goulets d’étranglement, tandis que les ingénieurs processus ajustent les règles et les stacks — du largeur des pistes à la hauteur des cellules ou au nombre de pistes (tracks) par rangée — pour ouvrir de nouvelles options, qui à leur tour débloquent de meilleures dispositions (placement), des routages plus courts ou des cellules plus efficaces. Cet échange permet, par exemple, de compacter des blocs critiques, de réduire la capacité de couplage de l’interconnexion, de améliorer la distribution de puissance et de diminuer la consommation sans sacrifier le timing.
Shin a quantifié l’impact : sur un nœud de 7 nm, environ 10 % de la performance globale provient déjà de DTCO. Pour des nœuds inférieurs à 3 nm, la compagnie **s’attend à ce que cette contribution monte jusqu’à 50 %**. Il n’est pas surprenant que tant Samsung que TSMC disposent aujourd’hui d’équipes dédiées à cette discipline, confrontées à la physique (effets quantiques, variabilité, IR-drop, electromigration) et à une demande — celle de l’IA — qui croît à des rythmes qui “décuplent tous les quelques mois” tandis que la progression du silicium s’effectue à un rythme de 1-2 % par revue de nœud.
Du plan plan au FinFET puis au GAA : le terrain où DTCO fait la différence
Le dirigeant a évoqué l’évolution de l’architecture du transistor : du planar classique au FinFET et, plus récemment, au GAA (Gate-All-Around), où la porte entoure complètement le canal pour améliorer le contrôle électrostatique et réduire les fuites. Samsung se prévaut d’avoir été pionnière du FinFET à 14 nm et d’avoir porté le GAA à la production en volume, avec des milliards de transistors GAA déjà intégrés dans des dispositifs comme les smartphones.
Le GAA illustre à merveille comment DTCO traduit la physique en avantages de conception. Contrairement au FinFET, la structure GAA permet de jouer avec le nombre de “fils” (nanolaminas/nanowires) et avec la hauteur des cellules, ce qui offre un plus grand traçabilité pour des bibliothèques plus flexibles. Samsung exploite cet espace avec ce qu’elle appelle “Hypercell” : des cellules personnalisées de plus grande taille dans des chemins critiques (pour augmenter le drive et respecter le timing) combinées à des cellules standard plus compactes dans des zones moins critiques. La surface totale peut augmenter légèrement, mais au profit de la vitesse et de l’efficacité énergétique, ce qui améliore le retour sur investissement du nœud sans attendre la prochaine étape lithographique.
Ce n’est pas tout P, A et P : l’importance croissante de Power Integrity
Un autre aspect renforcé par DTCO concerne l’intégrité de puissance (PI, Power Integrity). Shin a souligné que le profil de consommation et la stabilité du réseau d’alimentation sont devenus des domaines critiques au sein des fonderies. Simuler le réseau de puissance et le flux de courant dès les phases initiales — lorsque la conception est encore malléable — permet d’anticiper les chutes de tension (IR-drop), de mitiger le bruit et d’éviter les mauvaises surprises de dernière minute qui, autrement, obligeraient à surdimensionner ou à réduire la fréquence. “En intégrant la PI dès la phase de setup de la conception, il devient plus réaliste de livrer un circuit optimisé conforme aux attentes du client”, a-t-il expliqué.
L’IA pour concevoir de meilleures cellules (sans mourir dans des bibliothèques infinies)
Samsung applique également l’intelligence artificielle à une tâche historiquement artisanale : la génération de cellules. Traditionnellement, les fournisseurs développent des milliers de cellules (NAND, NOR, AOI, OAI, flip-flops, latches, variantes de drive, hauteurs diverses), mais seule une fraction est utilisée intensément. Shin explique que des modèles d’IA analysent la synthèse RTL pour identifier des combinaisons et des patrons d’usage fréquents, et à partir de cela, produisent des cellules “sur-mesure”. Avec ces nouvelles configurations, un deuxième cycle de Placement & Routing peut optimiser l’aire et la consommation au-delà de ce qu’une bibliothèque générique permettrait.
Ce concept s’inscrit dans la philosophie DTCO : au lieu d’obliger la conception à s’adapter aux contraintes du procédé, on fait évoluer autant que possible les règles de processus et l’offre de cellules pour répondre de manière optimale aux besoins réels du circuit cible.
Au-delà de DTCO : vers SPCO et SDTCO
Shin conclut en évoquant l’avenir : ce qui est aujourd’hui DTCO — la co-optimisation de la conception et de la technologie — évoluera vers SPCO (System-Process Co-Optimization) et SDTCO (System-Design-Technology Co-Optimization), étendant ainsi l’approche de la co-conception au niveau système. Dans cette vision, l’architecture, la microarchitecture, les bibliothèques, l’interconnexion, le emballage (encapsulation) et même l’intégration 2.5D/3D seraient traités comme un seul espace d’optimisation, avec des règles et des objectifs partagés. Cette tendance s’accorde avec la montée en puissance de la hétérogénéité du marché — GPU, NPU, chiplets, HBM, chip-on-wafer-on-substrate — et avec les clients qui demandent des solutions (performance par watt, latence, coût par die, délai de mise sur le marché), et non simplement des nœuds.
Le contexte concurrentiel : tous regardent au même endroit
Sans faire de références directes à ses rivaux, le dirigeant reconnaît que TSMC et Samsung disposent toutes deux d’équipes DTCO œuvrant main dans la main avec leurs clients fabless et fournisseurs de EDA. Cela s’explique : dans un univers où chaque étape de processus apporte 10-15 % d’amélioration, une optimisation de 1-2 % — qui peut sembler marginale ailleurs — peut faire la différence en termes de contrats et de faisabilité. C’est dans cette marge que l’art d’aligner PPA (Performance, Power, Area) avec délais et coûts devient un avantage stratégique.
Ce que l’écosystème peut attendre
Pour les concepteurs de puces, l’expansion de DTCO signifie plus d’interactivité avec la foundry et plus d’itérations précoces, mais aussi moins de surprises en fin de cycle. Des bibliothèques sur-mesure, des règles de routage adaptées à la topologie réelle et un réseau de puissance dimensionné avec des données peuvent réduire les risques de clôture et de retravail.
Pour les fournisseurs EDA, le message est une invitation (et un défi) : représenter des modèles de processus plus riches, automatise l’exploration de la conception et du procédé, et fermer la boucle avec des outils de synthèse et de P&R qui parlent le même langage que la foundry.
Pour les clients finaux — de l’électronique grand public, aux hyperscalers, en passant par l’automobile et les réseaux —, la promesse est concrète : des puces plus rapides et plus efficaces sans attendre un miracle lithographique. Dans un marché poussé par l’IA — qui dévore mémoire et capacité de calcul —, maximiser chaque watt et chaque millimètre peut faire la différence entre un lancement à l’heure ou une exclusion du marché.
Les incertitudes : transparence, métriques et calendrier
Plusieurs questions subsistent. Quelle sera la transparence autour des “règles DTCO” que chaque foundry proposera à ses clients ? Comment sera mesuré réellement l’impact de DTCO sur le PPA, au-delà des discours commerciaux ? Quelles seront les échéances pour voir ces améliorations sur des nœuds de 3 nm et en dessous ? Et, surtout, comment l’équilibre évoluera-t-il entre pousser DTCO à son maximum et préserver la portabilité du design entre différentes fonderies ?
Shin n’a pas donné de détails spécifiques sur de futurs produits ou feuilles de route publiques. Mais le message est clair : la compétition pour le 3 nm et la future échelle sub-3 nm ne se jouera plus uniquement en salle blanche, mais aussi dans les fichiers de conception, les scripts et les bibliothèques. DTCO devient, pour Samsung, cette nouvelle frontière.
Questions fréquentes
Qu’est-ce que exactement DTCO (Design-Technology Co-Optimization) et en quoi diffère-t-il du scalage traditionnel ?
Le DTCO est une approche de co-conception où la conception et le procédé s’ajustent en tandem : revisiter règles de layout, hauteurs de cellules, nombre de pistes, maillages d’alimentation ou bibliothèques afin d’améliorer PPA, dépassant le simple scalage lithographique. Contrairement à “plus petit est mieux”, DTCO privilégie “mieux pensé est meilleur”.
source : thelec.kr
