NVIDIA envisage réduire la quantité de mémoire HBM prévue pour Rubin Ultra, sa prochaine génération d’accélérateurs d’intelligence artificielle, en réponse à la pénurie de DRAM, le coût de la mémoire et aux difficultés de fabrication des configurations les plus complexes. TrendForce confirme que la société étudie des alternatives à 8 ou 12 couches, aussi bien avec HBM4 qu’avec HBM4E, bien que la spécification définitive ne soit pas encore arrêtée. La possibilité d’utiliser moins de mémoire par GPU soulève également une question fondamentale : les charges d’IA commencent à dépendre davantage de la bande passante et d’une hiérarchie mémoire complète, plutôt que de stocker tous les données directement dans la HBM.
Les principaux points du changement concernant NVIDIA Rubin Ultra en 20 secondes
- NVIDIA étudie des alternatives au 12-Hi HBM4E initialement prévu pour Rubin Ultra.
- Parmi ces options figurent des configurations HBM4E et HBM4 de 8 ou 12 couches.
- TrendForce souligne la pénurie de DRAM, les coûts et les rendements de fabrication comme les principaux facteurs motivant cette analyse.
- Moins de couches permettent de produire plus de piles HBM avec un nombre similaire de wafers.
- La spécification finale reste encore à définir.
Ce changement est d’autant plus marquant que Rubin Ultra avait été présenté autour d’une idée apparemment opposée : associer de très grandes quantités de mémoire au processeur. En 2026, on évoquait des configurations allant jusqu’à 1 To de HBM4E, mais la situation du marché de la mémoire oblige à revoir ce qui est économiquement viable en termes de capacité supplémentaire.
Cela ne signifie pas que la HBM perde en importance. Les données disponibles vont plutôt dans le sens contraire : la demande continue de dépasser la capacité de production, et TrendForce estime que la quantité de bits HBM envoyés progressera d’environ 50 % à 60 % d’une année sur l’autre en 2027, tout en restant inférieure à la croissance prévue de la demande.
De 12 à 8 couches pour maximiser la fabrication d’accélérateurs
Les sigles HBM signifient High Bandwidth Memory, mémoire à haut débit. Sa principale caractéristique consiste en des puces DRAM empilées verticalement, reliées par des vias en silice (TSV), permettant d’offrir un débit très élevé tout en occupant un espace relativement réduit à côté du processeur.
Cependant, la fabrication de ces piles est beaucoup plus complexe que celle de la DRAM conventionnelle.
Plus il y a de couches, plus le processus de fabrication, d’assemblage et de validation devient exigeant. Un problème dans un composant peut diminuer le rendement global de la production.
TrendForce évoque précisément deux difficultés pour Rubin Ultra. D’une part, la disponibilité mondiale de DRAM devrait rester limitée en 2027, restreignant le nombre de wafers que Samsung, SK hynix et Micron peuvent consacrer au HBM. D’autre part, il existe encore des incertitudes concernant les délais de validation et l’amélioration du rendement de fabrication du HBM4E à 12 couches.
En 2025 et durant la première moitié de 2026, NVIDIA a utilisé une configuration 12-Hi HBM4E comme référence pour Rubin Ultra. Depuis le début du troisième trimestre, l’entreprise a élargi ses options à des configurations 8-Hi HBM4E, 12-Hi HBM4 et 8-Hi HBM4.
La société n’a pas encore annoncé quelle configuration sera choisie en finalité.
Réduire le nombre de couches offre un avantage simple : avec un certain nombre de puces DRAM, il est possible de produire davantage de piles mémoire.
Une configuration à huit couches nécessite moins de dies que celle à douze. Si l’approvisionnement en DRAM est limité, cela permet de fabriquer de la mémoire pour un plus grand nombre d’accélérateurs.
Pour NVIDIA, cette décision représente donc un compromis entre capacité mémoire par GPU et nombre de GPU pouvant être commercialisés.
TrendForce pense que l’accélération des vitesses d’entrée et de sortie sera l’une des priorités de Rubin Ultra. Si le processus de validation du HBM4E à 12 couches est rapidement terminé, la vitesse par pin pourrait passer d’environ 8-11,7 Gb/s pour Rubin à environ 14-16 Gb/s. Une version optimisée du HBM4 pourrait rester autour de 11 à 12 Gb/s selon les estimations de la société de veille.
Ainsi, la mémoire pourrait être moins volumineuse mais aussi plus rapide.
L’IA n’a plus besoin de tout stocker en HBM
Une évolution technique permet aussi d’expliquer pourquoi réduire la capacité ne conduit pas forcément à une perte de performance aussi critique qu’il y a quelques années.
Les modèles d’intelligence artificielle tendent à considérer la HBM comme un espace de stockage unique, mais ce n’est plus le cas. NVIDIA a développé des architectures où différents types de mémoire et de stockage remplissent des fonctions distinctes.
La HBM reste la couche la plus rapide et la plus proche de la GPU, destinée aux données immédiatement nécessaires au traitement. Cependant, d’autres éléments, tels que LPDDR, la mémoire connectée via CXL ou le stockage NAND, peuvent prendre en charge d’autres loads de travail, en fonction de la fréquence d’utilisation.
NVIDIA applique déjà ce principe à la mémoire de contexte.
La plateforme Vera Rubin comprend une architecture appelée Inference Context Memory Storage Platform, conçue pour utiliser du stockage flash connecté via BlueField-4 comme extension de la hiérarchie mémoire lors de charges de grande inférence de contexte.
L’évolution logicielle contribue aussi à réduire certains besoins.
Des techniques comme la quantification permettent de représenter les poids des modèles avec moins de bits. D’autres architectures réduisent la taille de la mémoire nécessaire au stockage du KV cache, une des composantes qui consomme le plus lors de l’inférence sur de grands modèles.
La séparation entre les phases de pre-fill et de decode s’intensifie, ces deux étapes pouvant s’exécuter sur des ressources différentes.
Au final, la hiérarchie mémoire devient beaucoup plus complexe.
La GPU maintient dans la HBM le lot de données sur lequel elle doit travailler immédiatement, tandis que des informations moins fréquemment utilisées peuvent résider dans des couches plus économiques mais à plus grande capacité.
Cela ne signifie pas que disposer de plus de HBM n’est plus utile.
Le Rubin actuel offre 288 Go de HBM4 par GPU et jusqu’à 22 To/s de bande passante, chiffres qui montrent que la mémoire reste un élément central de l’architecture. NVIDIA met en avant la capacité de bande passante accrue comme un facteur clé pour traiter des modèles de plusieurs centaines de milliards de paramètres et de larges fenêtres de contexte.
La différence réside dans le fait qu’une fois la capacité minimale pour maintenir l’ensemble de données actif atteinte, augmenter la bande passante peut générer davantage de performance que d’augmenter la capacité.
Moins de HBM par GPU ne signifie pas moins de business pour les fabricants
La réduction potentielle de la mémoire de Rubin Ultra pourrait paraître initialement défavorable pour Samsung, SK Hynix et Micron.
Mais la réalité est plus nuancée.
Si la diminution de la hauteur des piles améliore le rendement de fabrication et permet de produire plus de mémoire pour un plus grand nombre d’accélérateurs, NVIDIA pourrait vendre davantage de GPU.
Plus d’accélérateurs signifie aussi plus de piles HBM installées en volume absolu.
De plus, il n’y a pas encore d’indications claires d’un excès imminent d’offre sur le marché. TrendForce prévoit que la demande de DRAM restera limitée en 2027, permettant aux fournisseurs de HBM de continuer à négocier les prix.
Par exemple, Micron a commencé au premier trimestre 2026 la production en volume de HBM4 36 GB à 12 couches pour NVIDIA Vera Rubin, avec des vitesses supérieures à 11 Gb/s par pin et plus de 2,8 To/s de bande passante par pile. La société a également envoyé des échantillons de HBM4 de 48 GB et 16 couches.
L’industrie peut fabriquer des piles de capacité croissante. La question est de savoir si leur utilisation dans tous les produits est pertinente.
Ce point est central pour comprendre la décision qu’étudie NVIDIA.
Réduire la HBM dans Rubin Ultra ne signifie pas que l’industrie a trouvé une alternative meilleure ni que le « memory wall »—la difficulté d’alimenter des processeurs plus rapides avec suffisamment de données—a disparu.
Cela illustre plutôt jusqu’où le coût de tenter de le résoudre simplement en ajoutant davantage de mémoire la plus rapide disponible à chaque GPU a été poussé.
L’analyse par la source d’origine va plus loin, proposant que la réduction de la nature cyclique traditionnelle du marché DRAM pourrait résulter du fait que l’utilisation à grande échelle de la HBM a absorbé une part importante de capacité de fabrication. Certains anticipent également qu’une architecture future pourrait intégrer de plus en plus de mémoire et de logique.
Ce ne sont que des interprétations de l’évolution future de l’industrie, non des spécifications confirmées par NVIDIA.
Pour l’instant, une chose est concrète : NVIDIA étudie l’utilisation de moins de HBM dans Rubin Ultra tout en visant des vitesses d’entrée/sortie accrues.
Et ce n’est pas une tendance isolée.
TrendForce indique que plusieurs fournisseurs de services cloud envisagent également de réduire la capacité HBM de leurs futurs ASIC dédiés à l’intelligence artificielle.
La course pour les accélérateurs pourrait ainsi entrer dans une nouvelle phase. Après plusieurs années où chaque génération ajoutait davantage de mémoire et un débit plus élevé, la pénurie et les prix de la mémoire contraignent désormais à analyser la rentabilité de chaque part de capacité.
La question n’est plus simplement combien de HBM peut-on associer à une GPU, mais aussi combien en a-t-on réellement besoin, et à quelle vitesse le processeur doit-il recevoir ces données.
Questions fréquentes
NVIDIA a-t-elle décidé de réduire définitivement la mémoire de Rubin Ultra ?
Non. TrendForce confirme que NVIDIA évalue plusieurs configurations, notamment HBM4E de 8 couches et HBM4 de 8 ou 12 couches, en plus du design initial à 12 couches HBM4E. La configuration finale n’a pas encore été annoncée.
Pourquoi NVIDIA souhaite-t-elle utiliser moins de HBM ?
La société de veille cite principalement la pénurie prévue de DRAM en 2027, ainsi que les incertitudes concernant la validation et le rendement de fabrication du HBM4E à 12 couches. Réduire la hauteur des piles permettrait aussi de produire plus de mémoire pour davantage de GPU.
La vitesse ou la capacité de la HBM sont-elles prioritaires ?
Cela dépend de la charge de travail. La capacité reste essentielle pour maintenir les données actives, mais les architectures d’IA modernes transférèrent une partie de l’information moins utilisée vers d’autres couches mémoire ou stockage. La bande passante du HBM restant à côté du GPU devient alors une priorité majeure.
La réduction de HBM nuira-t-elle à Samsung, SK Hynix et Micron ?
Pas nécessairement. Si la réduction du nombre de couches améliore le rendement de fabrication et permet de vendre plus d’accélérateurs, la demande globale de HBM pourrait continuer de croître. TrendForce anticipe une augmentation de 50 à 60 % des bits HBM expédiés en 2027, avec une offre qui restera sous pression face à la demande.
via : Jukan05