Intel souhaite renforcer sa présence dans la course à l’intelligence artificielle par une voie différente de celle du simple nœud de fabrication : l’encapsulage avancé. Selon des informations publiées par le média sud-coréen ETNews, Foundry d’Intel prépare des modules de 120 × 120 mm destinés aux puces AI, un format conçu pour intégrer davantage de logique ainsi que, surtout, une mémoire HBM plus importante dans un même ensemble. Il est important de souligner que cette fuite s’inscrit dans la feuille de route que Intel a déjà commencée à dévoiler dans sa documentation officielle à destination des clients en IA et HPC.

La stratégie est claire. Sur le marché actuel des accélérateurs, le goulot d’étranglement ne réside plus seulement dans la fabrication du processeur le plus avancé, mais aussi dans l’intégration de blocs massifs de silicium, de mémoire et de E/S dans des packages de taille de plus en plus grande, coûteux et difficiles à produire. C’est là qu’Intel voit une marge pour concurrencer TSMC, dominant le secteur avec sa technologie CoWoS, qui reste la référence, mais qui connaît aussi des tensions en capacité et en coûts à mesure que la demande de puces pour l’IA augmente.

Il faut préciser que passer de 100 × 100 mm à 120 × 120 mm ne représente pas une augmentation de surface de 20 %, mais de 44 %. Ce saut permet de mieux comprendre l’importance de cette nouvelle. Il ne s’agit pas d’un simple ajustement de format, mais d’une croissance très significative de la surface disponible pour accueillir davantage de chiplets, de stacks de mémoire et d’interconnexions beaucoup plus complexes. La conséquence potentielle est directe : plus de bande passante, plus de capacité et, si tout va bien, de meilleures performances pour les charges de travail en IA.

Le vrai enjeu ne se limite pas au silicium

Depuis plusieurs mois, Intel insiste sur le fait que l’avenir de l’IA ne se résumera pas seulement à une augmentation du nombre de transistors, mais à une combinaison de processus, de puissance, de mémoire et d’empaquetage. Lors de son événement Intel Foundry Direct Connect 2025, la société a mis en avant EMIB-T comme l’une de ses nouvelles innovations en matière d’emballage pour répondre aux futurs besoins en mémoire à haute bande passante. Peu après, dans un matériel technique dédié à l’IA et au HPC, Intel a présenté une feuille de route avec des complexes dépassant de 8 fois la taille du reticule en 2026, avec des modules d’environ 120 × 120 mm et une capacité à accueillir 12 stacks HBM.

Cet élément est crucial car il situe cette annonce dans une stratégie déjà bien définie, et non comme une réaction de dernière minute. Intel prévoit également des perspectives encore plus ambitieuses pour 2028, avec des complexes de plus de 12 fois la taille du reticule et des modules encore plus grands. La documentation revue mentionne des configurations allant jusqu’à 16 ou plus de stacks HBM4/HBM5, voire des feuilles de route évoquant plus de 24 stacks en formats supérieurs à 120 × 180 mm, toujours sous réserve de modifications.

Ce qui importe n’est pas seulement le nombre final de stacks HBM, mais aussi ce que cela implique en termes de fabrication. Augmenter la taille du package complique la gestion thermique, la stabilité mécanique, l’alimentation électrique et la performance de fabrication. Dans des encapsulages aussi grands, des problèmes tels que la déformation du substrat, l’intégrité du signal ou la chute de tension deviennent des facteurs critiques, déterminants pour la faisabilité industrielle. Intel en est conscient, d’où la promotion d’EMIB-T comme solution spécifique à ces défis.

Ce que propose EMIB-T et pourquoi Intel le considère comme une atout

EMIB, la technologie de ponts en silicium intégrés d’Intel, n’est pas nouvelle. La société l’utilise en production depuis 2017 et la présente comme une alternative aux interposers de grande taille. La version EMIB-T ajoute des TSV, c’est-à-dire des vias traversant le silicium, afin d’améliorer la distribution de puissance et de faciliter l’intégration avec HBM4 et des liaisons die-to-die très rapides. Intel affirme que cette architecture permet aussi de convertir des conceptions issues d’autres approches d’emballage avec moins de redesign que prévu.

L’avantage mis en avant par Intel face à CoWoS est double. D’un côté, EMIB-T évite de dépendre d’un grand interposer en silicium sous l’ensemble du package, ce qui peut augmenter le coût et la complexité lorsque la taille s’accroît. De l’autre, il permet de localiser le silicium d’interconnexion uniquement où c’est nécessaire, avec une structure que Intel considère comme plus efficace pour les modules de grande format. Sur son blog technique de mars 2026, la société a affirmé qu’EMIB-T pouvait offrir des avantages en termes d’utilisation de wafer et de coût, notamment pour ces grands designs d’IA.

Cela ne signifie pas qu’Intel ait complètement résolu le problème de l’emballage avancé, ni qu’il puisse supplanter TSMC du jour au lendemain. TrendForce rappelle que CoWoS reste aujourd’hui la plateforme dominante et que, au moins à court terme, elle restera la solution privilégiée pour les produits à haute bande passante de NVIDIA et AMD. Cependant, il apparaît aussi que l’essor de l’IA pousse une partie du marché à considérer des alternatives comme EMIB, face aux limitations en capacité, taille et coûts.

Quelle place pour NVIDIA et AMD dans cette évolution ?

Il est prudent de tempérer l’enthousiasme. Ni Intel, ni NVIDIA, ni AMD n’ont encore annoncé publiquement un accord précisant que ces futurs GPU ou accélérateurs utiliseront ce type d’encapsulage de 120 × 120 mm. Pour l’instant, il s’agit d’un mélange de logique industrielle, de feuilles de route techniques et de spéculations de marché. Intel parle de technologies ouvertes à des clients extérieurs et de la possibilité de mixer des chiplets provenant de différentes fondivisions. Elle indique aussi qu’elle peut proposer des services d’emballage même si le silicium n’a pas été fabriqué chez Intel. Mais cela ne constitue pas une confirmation d’un client précis.

Le scénario concernant NVIDIA a du sens, puisque la demande en mémoire et en bande passante ne cesse de croître. La génération Blackwell utilise déjà huit stacks HBM3e, et NVIDIA a montré que Rubin pourrait effectuer un saut significatif avec HBM4. Par ailleurs, TrendForce note que la pression du marché pousse à envisager des modules plus grands et à étudier des alternatives à CoWoS pour de futurs accélérateurs ou ASIC. Toutefois, établir une relation concrète avec une GPU spécifique de NVIDIA ou une éventuelle commande avec AMD reste prématuré à ce stade.

Cependant, le fond de la question semble solide. Intel a compris que l’encapsulage avancé devient un facteur de plus en plus stratégique pour la chaîne de l’IA. Si la fabrication des nœuds de pointe demeure concentrée entre les mains de quelques acteurs, le packaging de grande taille pourrait devenir le prochain terrain de bataille majeur. Et si Intel parvient à bien exécuter sa stratégie, cela pourrait lui ouvrir une voie plus crédible dans l’infrastructure IA de la prochaine décennie, même sans en être le principal fabricant de die logique.

Foire aux questions

Que signifie pour Intel la fabrication de modules de 120 × 120 mm pour l’IA ?

Cela indique qu’Intel souhaite proposer des encapsulages beaucoup plus grands, permettant d’intégrer davantage de chiplets et plus de mémoire HBM en un seul pack. Cela facilite la conception de accélérateurs plus ambitieux pour l’IA et le HPC, tout en augmentant la complexité thermique, électrique et mécanique.

Qu’est-ce qu’EMIB-T et en quoi se distingue-t-il de l’EMIB classique ?

EMIB-T est une évolution de l’EMIB qui intègre des TSV, améliorant ainsi la distribution verticale de puissance. Conçue principalement pour HBM4, HBM4e et des liens die-to-die à très haute vitesse dans de grands modules d’IA, cette technologie optimise l’intégration avec une architecture renforcée.

Intel a-t-elle déjà confirmé que NVIDIA ou AMD seront clients de cette technologie d’emballage ?

Non. Intel a présenté sa technologie et sa feuille de route en matière d’emballage, mais n’a pas encore annoncé publiquement que NVIDIA ou AMD prévoyaient d’utiliser ces modules spécifiques. Toute relation future reste purement spéculative à ce stade.

Pourquoi l’emballage avancé est-il crucial pour les puces IA ?

Parce que les accélérateurs modernes nécessitent à la fois une forte puissance de calcul, d’importantes capacités mémoire HBM, et des interconnexions internes à bande passante très élevée. Sans un emballage avancé, il ne suffit pas d’avoir un process de fabrication avancé : le chip ne peut tout simplement pas atteindre le niveau de scalabilité requis par l’IA actuelle.

Sources : etnews