Intel ha vuelto a centrar su atención en un campo donde gran parte del futuro de los procesadores para IA y centros de datos está en juego: cómo seguir aumentando la capacidad de cómputo cuando un único “die” ya no puede crecer indefinidamente debido a límites físicos y costes. Aunque esta estrategia no es nueva –la industria lleva años adoptando el diseño mediante chiplets–, el mensaje que Intel busca consolidar es ambicioso: el tamaño ya no es un problema de litografía, sino, sobre todo, un reto de integración avanzada.

En otras palabras: si el límite de la retícula (reticle limit) impide fabricar un chip monolítico más grande, la solución es construir “sistemas” dentro de un único paquete, integrando módulos de cálculo y memoria, conectados mediante interconexiones de alta velocidad, como si fueran piezas de LEGO para arquitectos de silicio. Aunque este enfoque no promete un producto con cifras definitivas, marca claramente una dirección para competir en el segmento más estratégico y costoso del mercado.

Por qué la retícula ya tiene menor influencia que antes

En litografía, la retícula define el área máxima que puede exponerse en una sola pasada. Cuando un diseño supera ese tamaño, fabricar un monolito se vuelve inviable o prohibitivamente costoso. El cambio de paradigma consiste en dividir el chip en “tiles” o bloques que, luego, se recomponen en el empaquetado: el paquete se convierte en el verdadero “sustrato de innovación”.

Este enfoque permite, en la práctica, mezclar nodos diferentes (fabricar bloques en procesos distintos), escalar la potencia mediante modularidad y colocar memoria de alto ancho de banda (HBM) cerca del silicio, algo fundamental en aceleradores de IA.

La pieza clave: 18A-PT y la energía “por detrás”

Uno de los conceptos más destacados que Intel impulsa es el Compute Base Die: una base sobre la cual se apilan y conectan los demás tiles. Dentro de la estrategia de Intel Foundry, la compañía ha presentado una variante de su nodo 18A, llamada 18A-PT, diseñada para integrar tecnologías avanzadas de empaquetado y servir como base del sistema.

Aquí surge un factor técnico con implicaciones económicas: la alimentación de energía trasera (backside power delivery). Separar las rutas de potencia y señal permite incrementar la densidad y mejorar el comportamiento eléctrico, aspecto crítico en bloques apilados con altos consumos. Intel enmarca estas técnicas en su hoja de ruta de procesos y ofertas foundry, con el objetivo de atraer a clientes que buscan alternativas a TSMC en nodos de vanguardia.

EMIB-T: mayor ancho de banda para conectar “tiles” y memoria

Otro pilar fundamental es la interconexión. Intel ha evolucionado EMIB (Embedded Multi-die Interconnect Bridge) como un “puente” dentro del paquete para conectar chiplets sin necesidad de un interposer grande. La versión EMIB-T añade TSVs (viajes a través del silicio) para aumentar el ancho de banda y posibilitar integraciones más complejas y extensas. Según Intel, estas tecnologías están pensadas, en parte, para soportar el crecimiento de memoria HBM hacia futuras generaciones y requisitos cada vez mayores de ancho de banda.

En términos simples: si el chip es un “campus”, EMIB-T es una autopista más ancha, con más carriles y menos obstáculos, para que el cálculo y la memoria puedan comunicarse a la velocidad que exige la IA moderna.

Foveros Direct: del marketing a la realidad del 3D

Simultáneamente, Intel destaca Foveros Direct, su método de unión 3D mediante hybrid bonding (unión directa con pasos muy finos). La promesa es reducir distancias, aumentar eficiencia y posibilitar un apilamiento real para sistemas multichip, conectando capas con latencias menores que en las soluciones más “2,5D”. Intel presenta esta tecnología como parte de la estrategia para escalar paquetes más complejos y con mayor densidad de interconexión.

Contexto empresarial: la IA revoluciona el mercado, también en empaquetado

Este relato no surge en un vacío. La demanda de aceleradores de IA ha convertido el empaquetado avanzado en un recurso vital: no basta con fabricar buen silicio, sino que hay que encapsularlo con memoria y enlaces de alta velocidad. Informes, como los de Reuters, llevan tiempo señalando el cuello de botella en capacidad de empaquetado avanzado (y en la carrera por ampliarla), como uno de los factores que condicionan los plazos y márgenes en la era de la IA.

En ese contexto, Intel percibe una oportunidad: si logra posicionar su oferta integrando proceso + empaquetado + ecosistema como una solución completa de foundry, puede competir en un mercado donde el precio por oblea no es el único factor. La diferenciación radica en “el sistema completo”: integración, suministro, capacidad industrial y tiempos de entrega.

Lo que aún falta: fechas, métricas y una adopción real

Es comprensible que estas presentaciones estén llenas de diagramas y pocos datos numéricos: convertir la integración avanzada en producción masiva es un desafío complejo. La viabilidad real dependerá de rendimientos (yield), defectos, validación térmica, pruebas, costes de ensamblaje y, sobre todo, de la voluntad de los clientes para apostar por la plataforma.

Intel ha compartido su hoja de ruta (con 18A y futuras generaciones como 14A), vinculando estos avances a innovaciones como PowerVia/PowerDirect y técnicas de empaquetado. Sin embargo, el mercado no premiará las promesas: premiará los volúmenes, la estabilidad y la capacidad de entregar “a tiempo y a escala”.

Lo que el mercado debería vigilar entre 2026 y 2027

Para la industria —y para quienes siguen de cerca la competencia Intel versus TSMC/Samsung— el “futuro multichip” se medirá en señales concretas, tales como:

• acuerdos con foundries que incluyan empquetado avanzado en el contrato;
• demostraciones reales de integración con HBM y enlaces chiplet de alta velocidad;
• madurez de herramientas, IP y estándares (UCIe y derivados) que faciliten la adopción;
• capacidad industrial en empaquetado, pruebas y cadena de suministro, más allá de solo litografía.

Si Intel logra convertir este enfoque en una propuesta repetible para terceros, el concepto de multichip pasará de ser un “mensaje” de arquitectura a una ventaja competitiva cuantificable.

Preguntas frecuentes

¿Qué significa “límite de la retícula” y por qué es importante?
Es el tamaño máximo del patrón que puede exponerse en litografía en una sola operación. Limita el tamaño de chips monolíticos y fomenta el uso de chiplets y empaquetado avanzado para escalar.

¿EMIB y Foveros son lo mismo que un interposer tipo CoWoS?
No exactamente. CoWoS suele emplear un interposer grande; EMIB usa “puentes” embebidos para conectar chiplets, mientras que Foveros se centra en apilado 3D con conexiones verticales. Son enfoques distintos que buscan mayor ancho de banda y más integración.

¿Por qué la HBM es tan crucial en IA?
Por su enorme ancho de banda y baja latencia, al estar muy cerca del chip de cálculo. En IA, mover datos rápidamente es tan importante como el propio procesamiento.

¿Esto llegará a PCs y dispositivos de consumo o solo a centros de datos?
Normalmente primero a centros de datos, por sus márgenes y necesidades específicas, y más tarde, en versiones adaptadas para consumo cuando se abaraten costes y madure el empaquetado. El ritmo dependerá de la economía y la disponibilidad industrial.