IBM fait un pas de géant dans la computation quantique, cette fois en s’appuyant non plus sur le cryostat, mais sur le matériel classique qui doit collaborer étroitement avec le processeur quantique. D’après les avancées du secteur et les indications provenant de l’équipe IBM, la société a exécuté une correction d’erreurs quantiques en temps réel sur des FPGAs standard d’AMD, atteignant une performance dix fois supérieure au seuil requis pour son objectif immédiat : stabiliser les qubits logiques en mémoire quantique. Cet exploit débloque l’un des principaux goulets d’étranglement vers une tolérance aux fautes, où la décodification cesse d’être une opération lente et coûteuse pour devenir un coprocessing agile à côté du processeur quantique.

Ce progrès ne surgit pas de nulle part. Fin août, IBM et AMD ont annoncé une collaboration stratégique visant à explorer des architectures de supercomputing centrées sur le quantique, combinant CPU, GPU et FPGAs d’AMD avec des systèmes quantiques modulaires d’IBM. Parmi les éléments fondamentaux de cette démarche, on trouve le décodificateur Relay-BP, un algorithme de propagation de croyances (BP) amélioré, conçu pour codes LDPC quantiques (qLDPC), capable de s’adapter à quatre exigences difficiles à concilier : flexibilité, compacité, vitesse et précision. L’implémentation sur FPGA constituait la démarche logique, mais transformer cet algorithme en matériel en temps réel représentait le vrai défi.

Pourquoi la correction d’erreurs quantiques requiert une “moitié classique” ultra-rapide

Les qubits physiques sont intrinsèquement fragiles : decohérence, bruit de porte, lectures imparfaites, couplages indésirables… Pour protéger l’information, la computation quantique rassemble de nombreux qubits physiques dans un code de correction d’erreurs qui définit des qubits logiques plus robustes. Mais ce code ne corrige pas tout seul : il faut mesurer les syndromes (des propriétés collectives révélant la présence d’erreurs) et faire passer ces syndromes par un décodificateur qui interprète le schéma d’erreurs le plus probable, puis prescrive une correction avant que la prochaine série d’opérations quantiques ne l’aggrave.

C’est ici que le matériel classique entre en jeu. Si ce décodificateur n’est pas précis, le qubit logique se dégrade ; s’il n’est pas rapide, s’accumulent des colis de syndromes ; s’il n’est pas compact, il devient impossible de scaler la solution à des centaines ou milliers de qubits. La tension entre exactitude et latence est longtemps restée une épine dans le pied du domaine. IBM a relevé ce défi avec Relay-BP, qui dérive de la méthode BP traditionnelle — une algorithme message-passing où des nœuds d’un graphe “dialoguent” — mais introduit des paramètres de mémoire variés et dynamiques pour éviter les cycles et les symétries qui piègent BP dans des solutions erronées.

Relay-BP : le concept de “mémoire désordonnée” qui déverrouille BP pour qLDPC

Dans la BP standard, tous les nœuds mettent à jour leurs croyances selon une règle uniforme : chaque message est pondéré de la même façon, chaque nœud se souvient de la même manière. Cela fonctionne dans beaucoup de cas, mais oscille ou converge mal avec les qLDPC (codes à faible densité de parité quantiques). Relay-BP introduit des “perillas” de contrôle : chaque nœud possède une force de mémoire différente (pour se souvenir plus ou moins longtemps, y compris de façon négative afin d’oublier des décisions erronées) ; ces forces varient de manière à rompre les symétries locales. Par ailleurs, il enchaîne plusieurs exécutions avec des mémoires différentes (“relay”) pour améliorer la solution, sans avoir besoin de redémarrer l’algorithme à chaque fois.

Selon IBM, le résultat est un décodificateur qui surpasse la précision de BP+OSD (la méthode traditionnelle coûteuse) tout en conservant — voire en améliorant — la vitesse de BP pur. Critiquement, il peut être intégré dans des FPGAs et des ASICs, tout en étant compact, permettant une décodification en temps réel indispensable pour une opération soutenue des qubits logiques. Cette compacité était cruciale pour faire passer cette innovation du domaine théorique à la réalité matérielle.

Quoi de neuf désormais ? FPGAs AMD et décodage 10× plus rapide

Ce qui sort du laboratoire, c’est la mise en œuvre sur FPGAs AMD et la démonstration que le décodificateur, empaqueté dans une logique reconfigurable, ne se contente pas d’être à la hauteur : il dépasse le seuil¹ de 10 fois par rapport au minimum requis pour le régime de démonstration actuel (mémoire quantique avec décodification en temps réel). Ce chiffre n’est pas un slogan marketing : il offre un marge temporel pour pipelines, latences de lecture, communications cryogéniques et, surtout, un escalade vers davantage de qubits et de codes plus complexes.

Ce résultat s’inscrit dans la feuille de route d’IBM : à court terme, tester la décodification en temps réel en mémoire quantique ; à moyen terme, l’étendre au traitement logique ; enfin, d’ici la fin de la décennie, déployer des architectures tolérantes aux fautes dans l’écosystème Starling/Kookaburra et la plateforme Quantum System Two, modulaire et conçue pour fédérer calcul classique et quantique en un superordinateur quantique-centrique.

Pourquoi AMD (et pourquoi les FPGAs)

Les FPGAs constituent le pont idéal entre prototype et production : ils offrent parallélisme massif, faibles latences, déterminisme temporel et se reconfigurent pour faire évoluer rapidement les conceptions. Pour la décodification qLDPC, qui nécessite communication message-passing entre nœuds et mise à jour en parallèle, ils sont parfaitement adaptés. De leur côté, AMD enrichit l’écosystème classique par une gamme étendue : CPUs EPYC, GPUs Instinct et FPGAs/Xilinx déjà déployés dans les exascales (tels que Frontier ou El Capitan). Cette architecture HPC/IA facilite l’intégration de périphériques hybrides où le décodage partage mémoire et réseau avec la simulation quantique, l’IA de contrôle et l’orchestration.

La collaboration annoncée d’août dernier entre IBM et AMD met précisément l’accent sur cette convergence : quântique + HPC + IA, dans des flux hybrides, où chaque composant excelle dans son domaine —qubits pour simuler de la matière et des réactions, classique pour l’optimisation, IA pour l’estimation et la calibration. La correction d’erreurs constitue le lien invisible permettant à tout cela de fonctionner de manière fiable jour après jour, malgré le bruit.

Ce que ce jalon permet, et ce qu’il n’autorise pas encore

• Oui : il autorise des expériences de mémoire quantique avec décodification en temps réel sur du matériel standard, une étape cruciale vers une logique tolérante aux fautes.
• Oui : il laisse entrevoir une scalabilité ; si aujourd’hui il y a un marge de 10×, demain cela pourra se traduire par plus de qubits, codes plus complexes ou des latences plus strictes sans repartir de zéro.
• Non : cela ne signifie pas encore disposer d’un processeur complet tolérant aux fautes. IBM précise que l’étude concerne principalement la mémoire ; l’architecture logique nécessitera davantage d envergure et de complexité, et le hardware de décodage devra être encore plus compact afin de respecter la fréquence des portes.

Cependant, boucler le cycle lecture-syndrome → décodage → correction en temps réel, de façon fluide, avec une marge confortable, correspond exactement à l’avancée incrémentale que l’industrie doit réaliser pour passer du “potentiel” à l’“opérationnel”.

Tableau des étapes clés : correction d’erreurs et supercalcul centré sur le quantum d’IBM

Ce que signifie “10× plus rapide que nécessaire”

Pour la décodification en temps réel, le minimum requis est de interpréter chaque syndrome avant l’arrivée du prochain lot de mesures ; à défaut, des files d’attente se forment, la latence effective augmente, et la correction devient inefficace. “10×” indique que le décodage doit se faire dans une fraction du temps imparti, laissant une marge pour I/O, buffering, télémétrie et variabilité expérimentale. Cet espace de sécurité transforme une démonstration en un brique de construction pour la mise en œuvre concrète.

Implications pour la feuille de route d’IBM (Starling) et le secteur global

• IBM : cohérent avec Quantum System Two, modulaire, et sa vision d’intégration hybride. Relay-BP n’est peut-être pas le décodificateur final, mais il trace une voie d’itérations concrètes, qui avancent déjà au-delà des conceptions papier.
• AMD : affirme son rôle de partenaire en matériel classique dans l’univers quantique ; ses FPGA et GPUs jouent déjà un rôle essentiel dans l’exascale (Frontier, El Capitan). Cela facilite une intégration de pipelines hybrides où décodage, simulation, contrôle IA, partageant mémoire et réseaux, dialoguent étroitement.
• Écosystème : valide le modèle hybride (QPU + HPC/IA) et exerce une pression pour standardiser interfaces (p. ex., Qiskit) et chaînes d’outils permettant une co-conception algorithme-matériel.

Questions fréquentes

Q : Qu’est-ce que Relay-BP et pourquoi est-il essentiel pour la correction d’erreurs quantiques ?
R : Relay-BP est un décodificateur basé sur la propagation de croyances qui introduit des mémoire désordonnée — y compris négative — et un mode “relai” permettant de chaîner plusieurs exécutions pour dépasser les pièges et oscillations typiques de BP dans qLDPC. Il est précis, rapide et compact, compatible avec du matériel FPGA/ASIC pour une opération en temps réel.

Q : Pourquoi exploiter FPGAs AMD pour décoder ? Une CPU ou GPU ne suffirait-elle pas ?
R : La décodification message-passing dans qLDPC exige une basse latence, un parallélisme fin et un déterminisme temporal. Les FPGAs sont parfaitement adaptés. AMD offre, en plus, un portefeuille étendu — CPUs EPYC, GPUs Instinct, FPGAs/Xilinx — qui supporte déjà l’échelle exascale (Frontier, El Capitan). Cela facilite un flux intégré hybride associant décodage, simulation, contrôle et orchestration en réseau.

Q : “10× plus rapide que nécessaire” signifie-t-il que la tolérance aux fautes est déjà là ?
R : Pas encore. Cela concerne principalement la mémoire quantique avec décodage en temps réel. La logique tolérante à fautes nécessite des hardware encore plus compact et portée. IBM prévoit des tests en 2026 pour continuer à faire évoluer le système vers cette étape.

Q : Que prévoit cette collaboration IBM-AMD au-delà du décodificateur ?
R : Elle explore une architecture quantic-centrique, combinant QPU + CPU/GPU/FPGAs pour des algorithmes hybrides — simulation quantique, IA, HPC — avec le décodage d’erreurs en temps réel comme pièce maîtresse, afin de construire un système capable de traiter des problèmes de portée au-delà du calcul classique seul.

Sources : tomshardware, newsroom.ibm, arxiv et ibm