AMD et Broadcom sont devenus les principaux clients de la future capacité de fan-out panel-level packaging (FOPLP) développée par Powertech Technology (PTI), l’un des grands fournisseurs taïwanais d’encapsulage et de tests pour semi-conducteurs. La société prévoit de lancer la production de masse à la mi-2027 et assure qu’une partie importante de cette capacité est déjà engagée, ce qui indique que le point de congestion des puces pour l’intelligence artificielle se déplace du silicon vers l’encapsulage avancé.
Les clés du FOPLP de Powertech en 30 secondes
- Powertech prévoit débuter la production en masse de FOPLP à la mi-2027, avec AMD et Broadcom comme principaux clients.
- Sa capacité passera d’environ 1 000 plaques par mois en 2026 à 2 000 en 2027, puis à environ 5 000 en 2028.
- L’investissement total prévu pourrait atteindre 70 milliards de dollars taïwanais, soit environ 1,9 milliard d’euros.
- Le panneau carré permet de traiter beaucoup plus de grands chips simultanément qu’une carte conventionnelle.
- Powertech prépare également des encapsulages 3D et des composants pour co-packaged optics.
Powertech travaille sur cette technologie bien avant que l’intelligence artificielle ne stimule la demande pour de grands encapsulages. La société a lancé sa ligne expérimentale de FOPLP en 2016, a jugé la technologie commercialement viable en 2018, puis a construit des installations spécifiques pour la production.
Aujourd’hui, cet investissement commence à répondre à une nécessité pressante de l’industrie.
Les GPU et ASIC utilisés dans l’IA ne sont plus simplement de gros puces entourés de mémoire. Les nouvelles plateformes regroupent plusieurs dies de calcul, chiplets, mémoire HBM et réseaux d’interconnexion complexes dans des encapsulages de plus en plus grands. Leur fabrication efficace est devenue l’un des principaux défis de la chaîne d’approvisionnement.
Le FOPLP remplace la wafer circulaire par de grands panneaux carrés
La différence fondamentale réside dans le format de fabrication.
Une grande partie de l’encapsulage avancé actuel utilise encore des wafers circulaires de 300 millimètres. Le FOPLP transfère certains de ces processus sur de grands panneaux rectangulaires, conceptuellement similaires à ceux utilisés depuis des décennies dans d’autres industries électroniques.
Powertech travaille avec des panneaux d’environ 510 x 510 millimètres. Leur surface plus grande permet d’intégrer plus de dispositifs par cycle de fabrication et réduit l’espace perdu sur les bords, caractéristique des wafers circulaires.
La société affirme que cette architecture augmente la productivité par lot et peut constituer une alternative économiquement attrayante pour de très grands encapsulages.
Dans le cadre d’un projet à Singapour lié à Powertech, on évoque environ 45 encapsulages d’IA de taille maximale traités sur un panneau, contre une dizaine ou une douzaine avec certains processus sur wafers. Ce sont des chiffres propres au design, mais ils illustrent l’intérêt industriel de ce format.
Powertech désigne PiFO sa plateforme propriétaire, qui supporte des configurations Chip-First, Chip-Last et Chip-Middle.
Cette dernière est particulièrement intéressante pour l’IA, car elle permet d’intégrer SoC, ASIC, mémoire HBM et chiplets via des couches de redistribution (RDL) à haute densité.
Le président de Powertech, D.K. Tsai, a comparé conceptuellement plusieurs variantes de PiFO à des technologies comme CoWoS-L de TSMC.
Bien qu’elles ne soient pas équivalentes, ces solutions visent à résoudre un problème commun : connecter d’énormes quantités de silicon dans un seul système sans dépendre d’un interposé de silicium entier sur toute la surface.
AMD sera l’un des premiers grands clients
Depuis plusieurs mois, AMD est associé au projet.
Powertech a confirmé qu’elle espère commencer à fournir des puces pour serveurs IA à AMD en utilisant FOPLP durant la seconde moitié de 2027. La société indique que l’installation du matériel avance conformément au calendrier prévu.
Cette adoption est stratégique pour AMD.
TSMC s’est fortement implantée dans l’encapsulage avancé avec CoWoS, utilisé largement par NVIDIA et d’autres concepteurs de chips IA. La demande accrue a forcé une augmentation rapide de la capacité disponible, faisant de l’encapsulage une étape clé dans la fabrication des accélérateurs.
Disposer d’alternatives technologiques ne signifie pas abandonner TSMC ou CoWoS. Cela permet de diversifier certains produits et, potentiellement, de réduire les coûts ou d’éviter que toute l’expansion ne dépende d’une seule technologie d’encapsulage.
Des informations antérieures laissaient entendre que AMD étudiait également le FOPLP de Powertech pour de futures architectures, bien que ces projets, encore en évaluation, soient distincts des programmes pour lesquels Powertech a déjà annoncé une production en 2027.
Broadcom possède une relation encore plus étroite.
Broadcom et Powertech préparent une usine à Singapour
Powertech a convenu en 2026 d’investir 400 millions de dollars, soit environ 340 millions d’euros, pour acquérir une participation de 30 % dans une coentreprise avec Broadcom, nommée XCIP Technologies.
Le projet à Singapour prévoit un investissement total estimé à environ 5,66 milliards de dollars, soit près de 4,8 milliards d’euros au taux de change actuel, dédié aux technologies avancées d’encapsulage pour chips IA.
L’un des objectifs est de développer le FOPLP et des couches de redistribution de géométrie de plus en plus fine.
Broadcom est devenue un acteur clé sur le marché des ASIC personnalisés pour l’IA. Les grands fournisseurs cloud conçoivent des accélérateurs spécifiques, créant une opportunité parallèle à celle des GPU traditionnels.
Le FOPLP peut être particulièrement adapté à ces systèmes, puisqu’il permet de combiner plusieurs chiplets, mémoire et logique personnalisée dans des encapsulages de grande taille.
Powertech indique désormais que AMD et Broadcom ont réservé la majorité de leur capacité future, et leur président affirme que l’entreprise ne prévoit pas de difficulté pour trouver des clients jusqu’en 2030.
De 1 000 à 5 000 panneaux par mois
La croissance de la capacité sera progressive.
Powertech prévoit d’atteindre une capacité d’environ 1 000 panneaux par mois en 2026, bien que cela reste une étape préphase de production à grande échelle.
Les prévisions indiquent qu’on pourra atteindre :
| Période | Capacité FOPLP prévue |
|---|---|
| 2026 | ~1 000 panneaux/mois |
| Mi-2027 | ~2 000 panneaux/mois |
| 2028 | ~5 000 panneaux/mois |
Atteindre cette dernière étape nécessitera un investissement conséquent.
Tsai estime que la construction des installations, l’ingénierie et l’équipement pour atteindre 5 000 panneaux par mois pourrait faire grimper le coût total jusqu’à 70 milliards de dollars taïwanais, soit environ 2,2 milliards de dollars ou près de 1,9 milliard d’euros.
La première étape aurait déjà nécessité plus de 20 milliards de dollars taïwanais.
Powertech espère récupérer cet investissement d’ici la mi-2027, en phase avec l’augmentation des envois commerciaux.
Mais produire de grands panneaux ne règle pas tous les problèmes liés à l’encapsulage avancé.
Le principal défi reste la performance en fabrication
Passer d’une wafer circulaire relativement petite à un panneau de plus d’un demi-mètre comporte des difficultés importantes.
L’une d’elles est le bending, la déformation du panneau provoquée par des différences thermiques et mécaniques entre matériaux. Si une surface de cette taille n’est pas suffisamment plane, les processus lithographiques et les connexions à haute densité perdent en précision.
Powertech assure avoir maîtrisé une grande partie de ce problème et concentre maintenant ses efforts sur l’intégration du processus et la performance de fabrication.
Ce dernier point est essentiel.
Un encapsulage moderne peut intégrer des millions de microconnexions. Un défaut apparemment minime peut rendre inutilisable un dispositif extrêmement coûteux, contenant déjà plusieurs chiplets avancés et mémoire HBM.
Powertech affirme avoir atteint un rendement supérieur à 90 % et ambitionne de l’élever progressivement dans la fourchette de 95 % à 99 %. Ce seront des indicateurs clés à suivre une fois le processus réellement en production de masse.
Le FOPLP ne cherche pas à remplacer immédiatement le CoWoS de TSMC
L’expansion du packaging au niveau du panneau ne signifie pas que le CoWoS de TSMC sera rapidement déclassé.
Le CoWoS bénéficie déjà de plusieurs années de production à grande échelle, d’un vaste réseau de clients et d’un écosystème autour de certains des chips IA les plus avancés du marché.
De son côté, Intel utilise des technologies comme EMIB, où de petites ponts de silicium connectent différents composants dans l’encapsulage.
Le FOPLP cherche une autre position : réaliser des interconnexions haute densité en profitant de panneaux nettement plus grands afin d’améliorer la productivité et réduire les coûts dans certaines applications.
Il est probable que, dans les années à venir, plusieurs architectures cohabiteront.
| Technologie | Caractéristique principale |
|---|---|
| TSMC CoWoS | Large déploiement dans GPU et accélérateurs IA |
| Intel EMIB | Ponts de silicium localisés entre chiplets |
| Powertech FOPLP / PiFO | Traitement sur grands panneaux carrés |
| Encapsulage 3D | Empilement vertical de dies |
Le choix dépendra de la taille du encapsulage, du nombre de chiplets, de la mémoire HBM, de la densité des connexions, du coût et du volume prévu.
Powertech prépare aussi la prochaine étape : optique et 3D
L’engagement de Powertech ne s’arrête pas au FOPLP.
La société divise actuellement sa stratégie d’encapsulage avancé en trois grands axes : FOPLP, TSV/3D IC et moteurs optiques.
Sa technologie TSV (Through-Silicon Via) et le stacking 3D commence à être utilisé pour la DRAM et d’autres circuits tridimensionnels, avec une production en masse prévue dès le troisième trimestre 2026.
En optique, Powertech prévoit livrer de petites quantités de composants pour moteurs optiques en 2026 et avancer vers des solutions de co-packaged optics (CPO) basées sur la photonique de silicium en 2027.
Ce calendrier coïncide avec une autre transformation des centres de données IA. À mesure que le nombre d’accélérateurs connectés augmente, le transport d’informations par liaisons électriques consomme de plus en plus d’énergie. NVIDIA, Broadcom et d’autres fabricants préparent déjà des architectures où la connectivité optique se rapproche du silicium réseau lui-même.
Le FOPLP, l’encapsulage tridimensionnel et l’optique intégrée forment ainsi une problématique unifiée.
La compétition pour l’IA ne se limite plus au transistor ou à la GPU la plus petite ou la plus performante. Fabrication, interconnexion et alimentation de centaines de milliers de chiplets deviennent une industrie aussi stratégique que leur conception.
Le fait que AMD et Broadcom aient réservé une capacité chez Powertech avant même que la production FOPLP n’atteigne le volume commercial prévu en 2027 démontre combien l’encapsulage avancé est devenu une ressource stratégique que les fabricants cherchent à sécuriser de plusieurs années à l’avance.
Questions fréquentes
Qu’est-ce que le FOPLP ?
FOPLP signifie Fan-Out Panel-Level Packaging. Il utilise de grands panneaux rectangulaires plutôt que de limiter certains processus d’encapsulage à des wafers circulaires, dans le but d’augmenter le nombre de dispositifs traités simultanément et de réduire les coûts.
Quand Powertech commencera-t-elle à fabriquer des puces FOPLP pour AMD ?
Powertech prévoit débuter la production en masse à la mi-2027, avec une livraison des premiers produits pour AMD prévue durant la seconde moitié de cette année-là.
Quelle capacité Powertech aura-t-elle ?
Elle prévoit de passer d’environ 1 000 panneaux par mois en 2026 à environ 2 000 à la mi-2027, pour atteindre finalement environ 5 000 panneaux par mois en 2028.
Le FOPLP remplacera-t-il le CoWoS de TSMC ?
Pas nécessairement. Le FOPLP offre une manière différente de fabricare de grands encapsulages et peut être compétitif pour certains designs, mais le CoWoS reste une technologie déjà largement adoptée et en expansion. Il est probable que les deux architectures, ainsi que d’autres solutions avancées, coexistent dans les années à venir.
via : Digitimes