Powertech Technology (PTI), l’un des grands sous-traitants taïwanais d’encapsulage et de tests, a réservé la quasi-totalité de sa future capacité de fan-out panel-level packaging (FOPLP) à deux clients : AMD et Broadcom. La production en masse démarre à la mi-2027, mais les deux groupes ont déjà verrouillé l’essentiel des volumes prévus. Signe que le vrai goulot d’étranglement des puces IA ne se situe plus dans la gravure du silicium, mais dans l’encapsulage avancé qui les assemble.
Un panneau carré remplace la wafer ronde
L’encapsulage avancé repose encore majoritairement sur des wafers circulaires de 300 millimètres. Le FOPLP change de format : Powertech travaille sur des panneaux rectangulaires d’environ 510 x 510 millimètres, une surface bien plus grande qui limite la perte de matière sur les bords, inévitable avec un disque. Sur un projet lié à Powertech à Singapour, un panneau de cette taille traiterait environ 45 encapsulages IA de format maximal, contre une dizaine avec certains procédés sur wafer.
Powertech a baptisé sa plateforme PiFO. Elle couvre trois approches d’assemblage, Chip-First, Chip-Last et Chip-Middle, cette dernière permettant d’intégrer SoC, ASIC, mémoire HBM et chiplets via des couches de redistribution (RDL) à haute densité. Le président de l’entreprise, D.K. Tsai, compare certaines variantes de PiFO au CoWoS-L de TSMC : les deux tentent de connecter d’énormes quantités de silicium sans reposer sur un interposeur en silicium couvrant toute la surface.
AMD arrive en 2027, Broadcom construit déjà une usine avec Powertech
Powertech espère livrer ses premières puces serveur pour AMD via FOPLP durant la seconde moitié de 2027, avec une installation du matériel qui avance selon le calendrier prévu. Pour AMD, l’intérêt est stratégique : TSMC domine l’encapsulage avancé avec CoWoS, largement utilisé par NVIDIA, et la demande a forcé une expansion rapide de cette capacité. Disposer d’une alternative ne signifie pas quitter TSMC, mais éviter de faire dépendre toute la feuille de route d’une seule technologie d’encapsulage.
La relation avec Broadcom va plus loin. En 2026, Powertech a investi 400 millions de dollars, environ 340 millions d’euros, pour prendre 30 % d’une coentreprise avec Broadcom baptisée XCIP Technologies. Le projet associé à Singapour prévoit un investissement total proche de 5,66 milliards de dollars, soit près de 4,8 milliards d’euros, consacré aux technologies avancées d’encapsulage pour puces IA, avec le FOPLP comme axe central. Broadcom s’est imposé comme un acteur clé des ASIC personnalisés pour l’IA que conçoivent les grands fournisseurs cloud, une activité parallèle à celle des GPU classiques et pour laquelle le FOPLP se prête bien, puisqu’il combine plusieurs chiplets, de la mémoire et de la logique sur mesure dans un même encapsulage de grande taille.
Tsai affirme que l’entreprise ne prévoit aucune difficulté à trouver des clients jusqu’en 2030.
La capacité passe de 1 000 à 5 000 panneaux par mois
Powertech vise environ 1 000 panneaux par mois en 2026, encore une phase préliminaire, puis 2 000 à la mi-2027 et près de 5 000 en 2028.
| Période | Capacité FOPLP prévue |
|---|---|
| 2026 | ~1 000 panneaux/mois |
| Mi-2027 | ~2 000 panneaux/mois |
| 2028 | ~5 000 panneaux/mois |
Atteindre 5 000 panneaux par mois pourrait porter le coût total, installations, ingénierie et équipement compris, jusqu’à 70 milliards de dollars taïwanais, environ 2,2 milliards de dollars ou 1,9 milliard d’euros. La première étape a déjà coûté plus de 20 milliards de dollars taïwanais. Powertech espère amortir cet investissement d’ici la mi-2027, au rythme des premières livraisons commerciales.
Le vrai défi, c’est le rendement à cette échelle
Passer d’une wafer ronde à un panneau de plus d’un demi-mètre pose un problème mécanique concret : le bending, cette déformation du panneau causée par les écarts thermiques et mécaniques entre matériaux. Une surface insuffisamment plane fait perdre en précision les procédés lithographiques et les connexions à haute densité. Powertech affirme avoir maîtrisé l’essentiel de ce problème et concentre désormais ses efforts sur l’intégration du procédé et la performance en fabrication.
C’est le point qui déterminera si le pari tient. Un encapsulage moderne compte des millions de microconnexions : un défaut minime peut rendre inutilisable un dispositif qui embarque déjà plusieurs chiplets avancés et de la mémoire HBM, donc coûteux avant même l’assemblage. Powertech revendique un rendement supérieur à 90 % et vise 95 à 99 % à terme. Ce sera l’indicateur à surveiller une fois la production de masse lancée.
Le FOPLP complète le CoWoS, il ne le remplace pas
Le CoWoS de TSMC profite déjà de plusieurs années de production à grande échelle, d’un large réseau de clients et d’un écosystème construit autour des puces IA les plus avancées du marché. De son côté, Intel mise sur l’EMIB, où de petits ponts de silicium relient les composants d’un même encapsulage. Le FOPLP vise une autre position : produire des interconnexions haute densité sur des panneaux nettement plus grands pour gagner en productivité et réduire les coûts sur certaines applications.
| Technologie | Caractéristique principale |
|---|---|
| TSMC CoWoS | Large déploiement dans GPU et accélérateurs IA |
| Intel EMIB | Ponts de silicium localisés entre chiplets |
| Powertech FOPLP / PiFO | Traitement sur grands panneaux carrés |
| Encapsulage 3D | Empilement vertical de dies |
Le choix entre ces architectures dépendra de la taille de l’encapsulage, du nombre de chiplets, du volume de mémoire HBM, de la densité des connexions, du coût et des volumes visés. Plusieurs technologies devraient cohabiter pendant des années, comme le montre déjà la diversification des approches d’encapsulage géant chez Intel.
Powertech prépare déjà l’étape suivante : 3D et optique
La stratégie d’encapsulage avancé de Powertech s’articule autour de trois axes : le FOPLP, le TSV/3D IC et les moteurs optiques. Le TSV (Through-Silicon Via) et l’empilement 3D commencent à servir pour la DRAM et d’autres circuits tridimensionnels, avec une production en masse prévue dès le troisième trimestre 2026. Sur l’optique, Powertech prévoit de livrer de petites quantités de composants pour moteurs optiques en 2026, puis d’avancer vers des solutions de co-packaged optics basées sur la photonique de silicium en 2027, un calendrier qui rejoint celui d’autres fournisseurs taïwanais qui préparent ce même virage optique pour 2027.
Cette convergence n’est pas un hasard. Plus le nombre d’accélérateurs connectés augmente dans un centre de données, plus le transport d’informations par liaisons électriques pèse sur la consommation énergétique. NVIDIA, Broadcom et d’autres préparent déjà des architectures où la connectivité optique se rapproche directement du silicium réseau. La bataille de l’IA ne se joue plus seulement sur la finesse de gravure du transistor : fabriquer, interconnecter et alimenter des centaines de milliers de chiplets devient un enjeu industriel aussi stratégique que leur conception, comme le confirme le rachat de Taalas par AMD pour explorer d’autres pistes d’accélération de l’inférence.
Que AMD et Broadcom aient réservé leur capacité chez Powertech avant même que le FOPLP n’atteigne un volume commercial montre à quel point l’encapsulage avancé est devenu une ressource que les fabricants de puces IA sécurisent des années à l’avance.
Questions fréquentes
Qu’est-ce que le FOPLP ?
FOPLP signifie Fan-Out Panel-Level Packaging. La technique utilise de grands panneaux rectangulaires plutôt que des wafers circulaires pour certains procédés d’encapsulage, afin de traiter davantage de dispositifs par cycle et de réduire les coûts.
Quand Powertech livrera-t-elle des puces FOPLP à AMD ?
La production en masse démarre à la mi-2027, avec une livraison des premiers produits pour AMD prévue durant la seconde moitié de cette année.
Quelle capacité Powertech va-t-elle atteindre ?
Environ 1 000 panneaux par mois en 2026, 2 000 à la mi-2027, puis près de 5 000 en 2028.
Quel est le lien entre Broadcom et Powertech ?
Les deux entreprises ont formé en 2026 une coentreprise, XCIP Technologies, dans laquelle Powertech détient 30 % pour un investissement de 400 millions de dollars. Un projet lié, à Singapour, mobilise environ 5,66 milliards de dollars pour développer l’encapsulage avancé des puces IA.
Le FOPLP va-t-il remplacer le CoWoS de TSMC ?
Pas dans l’immédiat. Le CoWoS reste largement adopté et continue de s’étendre. Le FOPLP propose une méthode différente, compétitive sur certains designs, et les deux technologies devraient coexister plusieurs années.
via : Digitimes