Le FPGA “pur d’Altera” a fait un grand retour avec une force de produit renouvelée et, surtout, une volonté ferme de simplifier la vie des équipes de conception. Lors de son Innovators Day, l’entreprise a annoncé la mise à disposition en production de toutes les familles Agilex (y compris Agilex 5 et Agilex 3 SoC FPGAs), et a lancé Quartus Prime 25.3 avec un nouveau Visual Designer Studio conçu pour réduire de plusieurs semaines l’intégration d’IP. La cerise sur le gâteau : une augmentation de densité allant jusqu’à 2,5× sur les Agilex 5 D-Series — jusqu’à 1,6 million d’éléments logiques —, des interfaces DDR5 et LPDDR5 plus rapides, ainsi qu’un démarrage sécurisé avec cryptographie post-quântique (PQC), une référence directe aux marchés sensibles (industriel, défense, spatial, communication, edge IA ou datacenter).

“Opérer en tant que pure-player de FPGAs nous donne vitesse et agilité pour innover et répondre rapidement au marché”, a affirmé Raghib Hussain, PDG d’Altera. “Notre investissement dans le canal, l’écosystème et le full-stack de FPGAs et d’outils baisse les barrières à l’adoption et permet d’accélérer les charges de travail en edge AI et systèmes embarqués avec plus de performance, moins de latence et meilleure efficacité énergétique.”

Nouveautés matérielles : plus de capacité, plus de bande passante, plus de sécurité

1) Agilex 5 D-Series : densité jusqu’à 2,5× et mémoire plus rapide
La gamme moyenne D-Series bat tous les records avec des dispositifs pouvant atteindre 1,6 million d’éléments logiques (LEs) par puce, une relation DSP/LE plus favorable et une bande passante mémoire améliorée. Les interfaces DDR5 atteignent désormais 5 600 MT/s et le LPDDR5 5 500 MT/s par instance (+25 % par rapport aux spécifications précédentes). En pratique, cela permet d’adresser des inférences IA en edge, du vidéo 4K/8K et des communications 5G/6G dans des formats compacts, sans sacrifier (de tête) la marge de manœuvre.

2) Boot sécurisé PQC pour toute la D-Series
Les Agilex 5 D-Series intègrent un démarrage sécurisé avec cryptographie post-quântique (PQC) en complément du ‘‘design sécurisé’’ déjà connu chez Altera. Cela a deux implications : une robustesse face aux menaces actuelles et une résilience face à un futur post-RSA/ECC, lorsque les ordinateurs quantiques seront opérationnels à grande échelle. Pour les secteurs de la défense, de l’aérospatiale et des infrastructures critiques, cela constitue une criterion incontournable.

3) FPGAs Agilex 5 et Agilex 3 SoC “en production”
Les gammes Agilex 5 et Agilex 3 intégrant un sous-système ARM sont en production. Elles sont naturelles pour des applications de coprocessing HW/SW à faible latence et pour des déploiements IA embarquée power- et cost-optimized (contrôle industriel, vision, robotique, audio/vidéo, automobile légère).

Nouveautés logicielles : Visual Designer Studio et compilations accélérées

Quartus Prime 25.3 arrive avec deux innovations qui impactent directement le time-to-market :

1) Visual Designer Studio (accès anticipé)
Quatrième génération de l’outil d’intégration de systèmes d’Altera, basé sur une approche de glisser-déposer dans une vue de blocs permettant de positionner des IP et du RTL, tout en visualisant rapidement les routes de données. Le moteur suggère des connexions compatibles selon les exigences du design et automatise une grande partie du câblage logique.

• Avantage clairement identifié : réduire le délai de démarrage d’un design de 5 jours à environ 2 heures par rapport à des flux uniquement RTL.
• À qui cela s’adresse : des équipes combinant IP propriétaires/commerciales, hard blocks, soft cores et RTL, ayant rencontré des difficultés lors de l’intégration initiale.

2) Compilation et fit plus efficaces
La version 25.3 réduit d’environ 6 % les temps de compilation par rapport à 25.1.1, et affiche une amélioration cumulative de 27 % depuis Quartus 23.1 (lorsque Agilex 7 est entré en production). De plus, les conceptions utilisent en moyenne environ 6 % de ALMs en moins tout en maintenant une Fmax élevée. Une traduction concrète ? Plus de logique dans le dispositif cible, moins d’itérations pour respecter le timing, ce qui se révèle précieux lorsque les ressources et le calendrier sont serrés.

Note : ces résultats dépendent bien sûr du design ; mais la tendance —compilations plus rapides, moins de ressources et moins de passes— indique un cycle de vérification plus court.

Impacts pour l’edge IA, la vision, la vidéo et les communications

Le saut de densité et l’bande passante mémoire supplémentaire en Agilex 5 D-Series élargissent le spectre de modèles et résolutions pouvant coexister sur un seul chip avec une latence déterministe :

• Edge AI / inférence : plus de MACs et de DSP pour des CNN/Transformers “petits/moyens” sans devoir migrer vers ASIC ou GPU, avec des avantages en latence et en consommation.
• Vidéo 4K/8K : davantage de ressources de traitement + LPDDR5/DDR5 plus rapide, pour des piplines de traitement, du scaling et du mixage avec un peu plus de marge.
• 5G/6G : capacité accrue pour des PHY et L1 complexes (beamforming, MIMO massif, channel coding) dans un encombrement contenu.

Le démarrage post-quântique (PQC) s’intègre également dans ce contexte : firmwares et bitstreams FPGA garantis contre toute manipulation future, ce qui est précieux pour des cellules isolées, des véhicules ou des infrastructures difficiles d’accès.

Tableau | Agilex 5 D-Series : évolution des capacités

Écosystème : ASAP et FPGA AI Suite 25.3

Altera a mis en avant la puissance du programme ASAP (Altera Solution Acceleration Partner) avec plus de 300 partenaires enregistrés (IP, logiciels, matériel, services de conception). Selon la société, travailler avec des partenaires certifiés peut réduire jusqu’à la moitié le temps de mise sur le marché pour des projets complexes. Parallèlement, la FPGA AI Suite 25.3 a été publiée pour accélérer l’intégration des modèles IA dans les FPGA (compilation de réseaux, mapping sur ressources, runtimes).

Ce que les équipes de conception y gagnent (et ce qu’il faut surveiller de près)

Plus de “collage”, moins de “bricolage”. Visual Designer Studio automatise les connexions valides entre IP, facilite la trace du chemin de flux de données, et réduit le démarrage à quelques heures. Associé à des compilations plus rapides et à une utilisation moindre de ALMs, cela accélère la phase bring-up, offre une marge pour itérer sur les features et permet de compacter le planning.

Sécurité accrue. La couche PQC sécurise le démarrage aujourd’hui et à l’avenir face aux attaques du ordinateur quantique. Pour les secteurs réglementés ou à longue durée de vie, c’est un argument de poids.

Faire attention au flow. Même avec la simplicité du drag-and-drop, les projets complexes nécessitent une gestion rigoureuse du versioning, du gestionnaire d’IP, des bitstreams et des coûts matériels. Visual Designer accélère mais ne remplace pas la discipline du design.

Ce qu’il faut surveiller :

• Disponibilité des dispositifs les plus denses (approvisionnement, délais).
• Maturité de Visual Designer Studio (actuellement en accès anticipé) : formats supportés, robustesse des auto-connections, exportation vers les flux existants.
• Benchmarks internes : confirmer chez soi les gains en compilation et en ALMs.

Conclusion

Altera poursuit sa stratégie de “FPGAs sans friction” : augmenter la capacité et la bande passante là où le marché le demande (edge IA, vidéo 8K, 5G/6G), renforcer la sécurité du démarrage avec la cryptographie post-quântique et réduire les délais grâce à un Quartus plus rapide et à un Visual Designer qui transforme l’intégration d’IP en une tâche horaire plutôt que hebdomadaire. Pour ceux qui opèrent à la limite des ressources et des échéances, ce sont les avancées qui transforment un simple prototype en un véritable produit.

Questions fréquentes

Quels dispositifs Agilex sont déjà en production ?
Altera confirme la production de toutes les familles Agilex, y compris Agilex 5 et Agilex 3 SoC FPGAs (avec sous-système ARM intégré).

Quelle amélioration obtient-on concrètement avec Visual Designer Studio par rapport à une utilisation RTL pure ?
En accès anticipé, Altera indique que cela permet de réduire le délai de démarrage d’un design de ~5 jours à environ 2 heures dans des scénarios d’intégration IP typiques ; bien sûr, cela dépendra de la complexité et du mélange d’IP/RTL.

Que signifie “secure boot PQC” dans l’Agilex 5 D-Series ?
Que le démarrage du dispositif intègre des algorithmes post-quântiques (en plus des classiques), renforçant la vérification de l’intégrité et de l’authenticité contre les attaques présentes et futures.

Y a-t-il une amélioration objective des temps de compilation dans Quartus 25.3 ?
Oui, avec environ -6 % en temps de compilation par rapport à 25.1.1 et une réduction cumulée de 27 % par rapport à 23.1 ; en outre, les designs utilisent en moyenne 6 % de ALMs en moins tout en conservant une haute Fmax. Les chiffres exacts varieront selon le design.

source : altera