Les puces à intelligence artificielle (IA) gagnent en taille et en complexité, de sorte que l’emballage devient un nouveau défi majeur pour l’industrie. TrendForce indique que TSMC pousse sa technologie CoWoS vers des conceptions capables d’intégrer davantage de puces et de mémoire HBM, tandis qu’Intel avance avec EMIB-T pour rivaliser avec les grands accélérateurs et ASIC des centres de données. La société prévoit que le CoWoS-L demeurera la technologie d’emballage avancée principale pour l’IA jusqu’en 2028.

Les clés de l’emballage des puces pour l’IA en 30 secondes

• Les accélérateurs d’IA nécessitent de plus en plus de puces et de mémoire HBM intégrées dans un seul paquet.
• Le CoWoS-S approche ses limites à mesure que la taille des designs augmente.
• TSMC mise sur le CoWoS-L, permettant d’agrandir la taille du paquet via des ponts en silice.
• Intel développe l’EMIB-T comme alternative, avec Google et AWS parmi les utilisateurs potentiels.
• TrendForce prévoit que le CoWoS-L maintiendra sa position de leader dans l’emballage avancé pour l’IA jusqu’en 2028.

Le problème réside dans une étape du processus de fabrication souvent invisible : celle de la fabrication de l’emballage. Un circuit intégré moderne pour l’IA ne se limite pas au silicium contenant ses unités de calcul. Il doit également intégrer la mémoire HBM, d’autres chiplets et des connexions ultrarapides dans un seul module.

Plus il y a de composants à intégrer, plus le paquet doit être volumineux. C’est là que la limite physique de la grille intervient : la surface maximale pouvant être exposée lors de certaines étapes de fabrication.

Le CoWoS-L permet à TSMC de dépasser le cadre de l’emballage conventionnel

Au cours des dernières années, TSMC a utilisé CoWoS-S comme l’une des principales technologies pour intégrer processeurs IA et mémoire HBM, en s’appuyant sur un interposé en silice reliant les puces de calcul et les modules de mémoire.

Selon TrendForce, le CoWoS-S peut actuellement accueillir jusqu’à deux SoC ou chiplets et huit modules HBM dans certaines configurations. Ce volume est suffisant pour des designs modestes, mais commence à atteindre ses limites face aux besoins croissants en mémoire et en composants connectés.

La solution de TSMC s’appelle CoWoS-L.

Cette version intègre des ponts en silice haute vitesse à l’intérieur de l’interposeur, permettant d’accroître considérablement la taille effective du paquet. La tendance montre une évolution marquée : la taille de la grille pour les solutions TSMC passe de 3,3 fois en 2024 à 5,5 fois en 2026, 9,5 fois en 2027, puis 14 fois en 2028.

Le nombre de composants pouvant être intégrés augmente également. Selon TrendForce, le nombre de SoC ou chiplets passe de deux en 2024 à quatre en 2026, huit en 2027, et vingt en 2028. Le nombre de modules HBM pourrait atteindre 20 en 2028.

Cette évolution répond directement aux besoins des accélérateurs IA. NVIDIA et AMD ont déjà adopté le CoWoS-L pour certains accélérateurs, et TrendForce prévoit que d’autres grands fournisseurs de cloud intégreront cette technologie dans leurs ASIC.

Meta utilise déjà du CoWoS-L dans le MTIA 400, et TrendForce anticipe que AWS et Microsoft emboîteront le pas d’ici 2027.

Intel capitalise sur la limite du CoWoS en développant l’EMIB-T

L’expansion du CoWoS entraîne également une augmentation de la complexité et du coût de fabrication des interposés plus grands pour TSMC. La demande pour des technologies d’emballage avancées reste très forte, notamment pour les circuits IA.

C’est là qu’Intel intervient avec EMIB, ou Embedded Multi-die Interconnect Bridge.

La différence principale réside dans la façon dont les connexions entre puces sont établies. CoWoS utilise un interposé en silice de grande taille, tandis qu’EMIB intègre de petits ponts en silice directement dans le substrat, ce qui peut réduire la dépendance à un interposé complet et réduire le coût pour certains designs.

L’inconvénient réside dans la densité des connexions : la architecture EMIB est limitée par la taille des ponts et par la capacité de routage du substrat. Pour pallier cela, Intel développe EMIB-T, qui utilise des via en silice, connues sous le nom de TSV, pour raccourcir certains chemins de signal et améliorer la performance du module.

TrendForce prévoit une évolution impressionnante : Intel, qui dispose d’un EMIB d’environ 4 fois la taille de la grille en 2024, anticiperait dépasser 8 fois en 2026 et 12 fois en 2028. Concernant la mémoire, l’estimation prévoit 12 modules HBM en 2026, et plus de 24 en 2028.

Google et AWS envisagent une seconde voie pour les puces IA

La compétition ne se limite pas à NVIDIA et AMD. Les grands fournisseurs de cloud développent de plus en plus leurs propres accélérateurs pour réduire leur dépendance aux GPU et adapter le hardware à leurs charges de travail spécifiques.

TrendForce prévoit que Google devancera en 2026 le volume et la croissance des ASIC issus des fournisseurs cloud, avec le TPU v7 comme produit principal. De leur côté, AWS progresse vers Trainium v3 dans la seconde moitié de l’année. Microsoft et Meta continuent à s’appuyer majoritairement sur des serveurs équipés de GPU, tout en développant également leurs ASIC propres.

Dans ce contexte, l’emballage devient une décision stratégique. Il ne suffit pas de concevoir un accélérateur plus puissant si la technologie ne permet pas d’intégrer suffisamment de chiplets et de mémoire HBM dans un seul module.

Google pourrait être l’un des premiers clients d’EMIB-T, avec une adoption prévue pour 2027. AWS, de son côté, teste déjà des solutions EMIB.

Cependant, cela ne signifie pas que Intel remplacera TSMC. La prévision de TrendForce est claire : le CoWoS-L restera la technologie dominante jusqu’en 2028, en raison de sa maturité technologique et de ses performances de fabrication.

Néanmoins, la compétition peut contribuer à soulager la pression sur la capacité de production de l’emballage avancé. TrendForce avait déjà souligné que la demande en IA a provoqué des goulets d’étranglement dans l’emballage 2.5D et que le manque de capacité de CoWoS a poussé certains clients à rechercher des alternatives.

En fin de compte, la course pour construire des puces IA toujours plus grandes ne se limite pas au design du processeur : elle se joue aussi dans l’emballage, qui connecte calcul, mémoire et communication. À mesure que les accélérateurs intègrent plus de HBM et de chiplets, cette étape de fabrication prendra de plus en plus d’importance pour le rendement et la production à grande échelle.

Questions fréquentes

Qu’est-ce que le CoWoS-L ?

Le CoWoS-L est une technologie d’emballage avancé développée par TSMC, utilisant des ponts en silice haute vitesse intégrés dans l’interposé pour relier des puces de calcul et de mémoire HBM dans des modules de grande taille.

Quelle différence entre CoWoS et EMIB ?

Le CoWoS utilise un interposé en silice pour connecter ses composants, tandis que l’EMIB intègre directement des ponts en silice dans le substrat. Intel poursuit le développement de l’EMIB-T pour améliorer cette architecture.

Pourquoi les puces IA nécessitent-elles des emballages aussi grands ?

Les accélérateurs incorporent de plus en plus d’unités de calcul, chiplets et mémoire HBM. La connecter via des interconnexions haute vitesse dans un seul module exige des emballages de plus grande taille et une densité accrue.

Intel remplacera-t-il TSMC dans l’emballage des puces IA ?

Selon TrendForce, non. La société prévoit que le CoWoS-L restera la technologie principale d’emballage avancé pour l’IA jusqu’en 2028, même si l’EMIB-T gagnera du terrain chez certains fournisseurs d’ASIC.